KR19990079798A - Data processing device using parity bits in CDM base station modem - Google Patents
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Abstract
본 발명은 CDMA 방식에 의한 이동통신 시스템의 기지국 모뎀에 있어서, 패리티 비트를 이용하여 기지국 모뎀으로 입력되는 데이터의 에러 유무를 검출할 수 있도록 한 CDMA 기지국용 모뎀에서의 패리티 비트를 이용한 데이터 처리장치에 관한 것으로, 패리티 비트를 발생하는 패리티 비트 발생기를 구비하여, RF단에서 IF신호로 변환된 안테나 0의 IF신호와 안테나 1의 IF신호를 각각 기저대역의 동상 성분 I와 직교 성분 Q로 분리하고, 이 분리된 I와 Q의 기저대역 신호를 A/D 변환기에 의해 디지털 데이터로 변환하며, 이 변환된 디지털 데이터와 이 디지털 데이터를 입력하여 패리티 비트를 발생하는 상기 패리티 비트 발생기의 패리티 비트를 함께 래취한 후, 제어신호에 따라 안테나 0의 디지털 데이터 또는 안테나 1의 디지털 데이터를 선택하여 패리티 체크 기능을 갖는 기지국 모뎀으로 전송하도록 함을 특징으로 하며, 이와 같이 ADC 변환된 디지털 데이터에 패리티 비트를 부가하여 기지국 모뎀으로 전송한 후 기지국 모뎀에서의 패리티 체크를 통해 에러 검출 및 데이터 정정을 수행함으로써 전송 디지털 데이터의 정확성을 보장하여 전체 시스템의 성능을 향상시킬 수 있게 되는 효과가 있다.The present invention relates to a data processing apparatus using a parity bit in a modem for a CDMA base station in which a base station modem of a mobile communication system using a CDMA system can detect an error of data input to the base station modem using a parity bit. The present invention relates to a parity bit generator that generates a parity bit, and separates the IF signal of antenna 0 and the IF signal of antenna 1, which are converted into IF signals at the RF stage, into baseband in-phase component I and quadrature component Q, respectively. The separated I and Q baseband signals are converted into digital data by an A / D converter, and the converted digital data and the parity bits of the parity bit generator that input the digital data to generate parity bits are combined together. After checking the parity, select digital data of antenna 0 or digital data of antenna 1 according to the control signal. Characterized in that the transmission to the base station modem having the capability, and by transmitting the parity bit to the base station modem by adding the parity bit to the ADC-converted digital data as described above, by performing error detection and data correction through parity check in the base station modem There is an effect that can improve the performance of the entire system by ensuring the accuracy of digital data.
Description
본 발명은 코드 분할 다중 접속(Code Division Multiple Access ; 이하, 'CDMA'라 칭함) 방식에 의한 이동통신 시스템의 기지국 모뎀에 있어서, 패리티 비트를 이용하여 기지국 모뎀으로 입력되는 데이터의 에러 유무를 검출할 수 있도록 한 CDMA 기지국용 모뎀에서의 패리티 비트를 이용한 데이터 처리장치에 관한 것이다.According to the present invention, a base station modem of a mobile communication system using a code division multiple access (CDMA) method is used to detect an error of data input to a base station modem using parity bits. The present invention relates to a data processing apparatus using parity bits in a modem for a CDMA base station.
종래 CDMA 이동통신 시스템에서 안테나를 통해 기지국내 모뎀으로 입력되는 데이터를 처리하기 위한 데이터 처리장치는 도 1에 도시된 같이 분리부(10,20)와, A/D 변환기(11,12,21,22)와, 다수의 래취부(13,15,16,23,24)와, 인버터(17,25) 및 다중화기(14)로 구성된다.In the conventional CDMA mobile communication system, a data processing apparatus for processing data input to a modem in a base station through an antenna is shown in FIG. 1, and the separation units 10 and 20, and the A / D converters 11, 12, 21, 22, a plurality of latch portions 13, 15, 16, 23, 24, inverters 17, 25, and a multiplexer 14.
상기와 같이 구성된 종래 기지국 모뎀의 데이터 처리장치의 동작을 설명하면, 먼저 분리부(10,20)를 통해 RF단(도시하지 않음)에서 IF신호로 변환된 2개의 안테나 신호, 즉 안테나 0의 IF신호와 안테나 1의 IF신호를 각각 기저대역의 동상 성분 I와 직교 성분 Q로 분리하고, 이 분리된 I와 Q의 기저대역 신호를 각각 4비트 A/D 변환기(11,12,21,22)에 의해 오프셋(offset) 2's 보수 형태의 데이터로 변환한 후, 제어신호에 따라 안테나 0의 디지털 데이터와 안테나 1의 디지털 데이터를 각각 래취부(13,23,24)에 래취한다.Referring to the operation of the data processing apparatus of the conventional base station modem configured as described above, first, two antenna signals converted into IF signals at the RF stage (not shown) through the separating units 10 and 20, that is, the IF of the antenna 0 The signal and the IF signal of antenna 1 are separated into in-phase component I and quadrature component Q of the baseband, respectively, and the separated baseband signals of I and Q are respectively 4-bit A / D converters (11, 12, 21, 22). After conversion into offset 2's complement form data, digital data of antenna 0 and digital data of antenna 1 are latched to latching sections 13, 23 and 24, respectively, in accordance with a control signal.
이어, 다중화기(14)에서 제어신호에 따라 상기 래취부(13,24)에 래취된 데이터, 즉 안테나 0의 디지털 데이터 또는 안테나 1의 디지털 데이터를 선택하여 래취부(15,16)에 래취한 후 기지국 모뎀으로 최종 출력한다.Subsequently, the multiplexer 14 selects the data latched to the latching units 13 and 24, that is, the digital data of the antenna 0 or the digital data of the antenna 1 according to the control signal, and latches the latching units 15 and 16. After the final output to the base station modem.
한편, 상기와 같이 안테나를 통해 입력되는 RF신호를 최종 디지털 데이터로 변환하여 기지국 모뎀으로 출력하는 종래 기지국 모뎀에서의 데이터 처리장치에는 데이터의 에러 유무를 검출할 수 있는 구성 또는 방법이 구현되어 있지 않아 ADC 변환된 디지털 데이터가 기지국 모뎀까지 전송되는 동안에 에러가 발생하여도 그 에러를 검출할 수 없으며, 또한 이 에러 데이터를 그대로 기지국 모뎀으로 전송함에 따라 전체 시스템이 에러 데이터에 의해 오동작을 일으키게 되는 문제점이 있었다.On the other hand, the data processing apparatus of the conventional base station modem which converts the RF signal input through the antenna into the final digital data and outputs it to the base station modem does not implement a configuration or method for detecting the presence or absence of data errors. Even if an error occurs while the ADC converted digital data is transmitted to the base station modem, the error cannot be detected. Also, the error system is malfunctioned by the error data as the error data is transmitted to the base station modem as it is. there was.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로서, 그 목적은 패리티 비트 발생기를 구비하여, 이 패리티 비트 발생기에 의해 발생되는 패리티 비트와 최종 디지털 데이터로 변환된 I 및 Q의 기저대역의 신호를 함께 래취하여 기지국 모뎀으로 전송함으로써 기지국 모뎀에서 데이터의 에러 유무를 검출할 수 있으며, 이에 따라 전체 시스템의 성능을 향상시킬 수 있도록 한 CDMA 기지국용 모뎀에서의 패리티 비트를 이용한 데이터 처리장치를 제공하는 데에 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and an object thereof is to include a parity bit generator, and a baseband signal of I and Q converted into parity bits and final digital data generated by the parity bit generator. It is possible to detect the presence or absence of data errors in the base station modem by transmitting the data to the base station modem, thereby providing a data processing apparatus using parity bits in the CDMA base station modem to improve the performance of the entire system. There is.
도 1은 종래 씨디엠에이 기지국용 모뎀에서의 데이터 처리장치의 블록 구성도,1 is a block diagram of a data processing apparatus in a modem for a conventional CD base station;
도 2는 본 발명에 의한 씨디엠에이 기지국용 모뎀에서의 패리티 비트를 이용한 데이터 처리장치의 블록 구성도,2 is a block diagram of a data processing apparatus using parity bits in a modem for a CDM base station according to the present invention;
도 3은 본 발명에 의한 패리티 비트 발생기의 구성도.3 is a block diagram of a parity bit generator according to the present invention;
<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>
10,20 : 분리부 11,12,21,22 : A/D 변환기10,20: Separation part 11,12,21,22: A / D converter
13,15,16,23,24 : 래취부 14 : 다중화기13,15,16,23,24: latch 14: multiplexer
30,31,40,41 : 패리티 비트 발생기 17,25 : 인버터30,31,40,41: parity bit generator 17,25: inverter
이러한 목적을 달성하기 위한 본 발명의 CDMA 기지국용 모뎀에서의 패리티 비트를 이용한 데이터 처리장치는 패리티 비트를 발생하는 패리티 비트 발생기를 구비하여, RF단에서 IF신호로 변환된 안테나 0의 IF신호와 안테나 1의 IF신호를 각각 기저대역의 동상 성분 I와 직교 성분 Q로 분리하고, 이 분리된 I와 Q의 기저대역 신호를 A/D 변환기에 의해 디지털 데이터로 변환하며, 이 변환된 디지털 데이터와 이 디지털 데이터를 입력하여 패리티 비트를 발생하는 상기 패리티 비트 발생기의 패리티 비트를 함께 래취한 후, 제어신호에 따라 안테나 0의 디지털 데이터 또는 안테나 1의 디지털 데이터를 선택하여 패리티 체크 기능을 갖는 기지국 모뎀으로 전송하도록 함을 특징으로 한다.In order to achieve the above object, a data processing apparatus using a parity bit in a modem for a CDMA base station of the present invention includes a parity bit generator for generating a parity bit, and an IF signal and an antenna of antenna 0 converted to an IF signal at an RF terminal. The IF signal of 1 is separated into the in-phase component I and the orthogonal component Q of the baseband, respectively, and the separated baseband signals of I and Q are converted into digital data by an A / D converter. After parsing the parity bits of the parity bit generator that inputs digital data to generate parity bits, select digital data of antenna 0 or digital data of antenna 1 according to the control signal and transmit them to the base station modem having the parity check function. It is characterized by.
이하, 첨부된 도면을 참고하여 본 발명에 의한 CDMA 기지국용 모뎀에서의 패리티 비트를 이용한 데이터 처리장치의 구성 및 동작을 상세히 설명한다.Hereinafter, the configuration and operation of a data processing apparatus using parity bits in a CDMA base station modem according to the present invention will be described in detail with reference to the accompanying drawings.
도 2는 본 발명에 의한 CDMA 기지국용 모뎀에서의 패리티 비트를 이용한 데이터 처리장치의 블록 구성도로서, RF단(도시하지 않음)에서 IF신호로 변환된 2개의 안테나 신호를 각각 기저대역의 동상 성분 I와 직교 성분 Q로 분리하는 분리부(10,20)와, 상기 분리부(10,20)에서 분리된 I와 Q의 기저대역 신호를 각각 오프셋 2's 보수 형태의 디지털 데이터로 변환하는 A/D 변환기(11,12,21,22)와, 상기 A/D 변환기(11,12,21,22)에서 변환된 디지털 데이터를 입력하여 패리티 비트를 발생하는 패리티 비트 발생기(30,31,40,41)와, 제어신호에 따라 상기 A/D 변환기(11,12)에서 변환된 안테나 0의 디지털 데이터와 상기 패리티 비트 발생기(30,31)에서 발생된 패리티 비트를 래취하는 래취부(13)와, 제어신호에 따라 상기 A/D 변환기(21,22)에서 변환된 안테나 1의 디지털 데이터와 상기 패리티 비트 발생기(30,31)에서 발생된 패리티 비트를 2단 래취하는 래취부(23,24)와, 제어신호에 따라 상기 래취부(13)에 래취된 디지털 데이터 또는 상기 래취부(24)에 래취된 디지털 데이터를 선택하여 출력하는 다중화기(14)와, 상기 다중화기(14)에서 출력되는 디지털 데이터를 래취하여 기지국 모뎀의 해당 섹터로 전송하는 래취부(15,16)와, 상기 래취부(16,23,24)에 입력되는 제어신호를 반전하는 인버터(17,25)로 구성된다.2 is a block diagram of a data processing apparatus using parity bits in a CDMA base station modem according to the present invention, in which two antenna signals converted into IF signals at an RF stage (not shown) are respectively in baseband in phase components. Separators 10 and 20 separating I and orthogonal components Q, and A / D for converting baseband signals of I and Q separated by the separation units 10 and 20 into digital data in an offset 2's complement form, respectively. Parity bit generators 30, 31, 40, and 41 for inputting the converters 11, 12, 21, 22 and digital data converted by the A / D converters 11, 12, 21, 22 to generate parity bits. And a latch unit 13 for latching digital data of antenna 0 converted by the A / D converters 11 and 12 and parity bits generated by the parity bit generators 30 and 31 according to a control signal. Digital data of the antenna 1 converted by the A / D converters 21 and 22 according to a control signal and the parity Latch parts 23 and 24 for latching the parity bits generated by the two generators 30 and 31, and digital data latched to the latch part 13 or the latch part 24 according to a control signal. A multiplexer 14 for selecting and outputting the digital data, a latch unit 15 and 16 for catching and transmitting the digital data output from the multiplexer 14 to a corresponding sector of the base station modem, and the latching unit ( And inverters 17 and 25 for inverting the control signals inputted to the 16 and 23 and 24 terminals.
여기서, 종래 구성과 동일한 구성에는 동일 부호를 사용하였다.Here, the same code | symbol was used for the same structure as the conventional structure.
한편, 본 발명에서의 CDMA 기지국 모뎀은 패리티 체크 기능을 수행하는 기지국 모뎀을 말한다.Meanwhile, the CDMA base station modem in the present invention refers to a base station modem that performs a parity check function.
도 3은 상기 패리티 비트 발생기(30,31,40,41)의 구성도로서, 본 발명에 의한 패리티 비트 발생기는 4입력 익스클루시브-오아 게이트(EXclusive-OR Gate)인 4비트 데이터의 이븐(EVEN) 패리티 비트 발생회로로, 입력되는 4개 비트(a,b,c,d)의 하이(High) 개수에 따라 출력(e)이 결정된다.3 is a configuration diagram of the parity bit generators 30, 31, 40, and 41, wherein the parity bit generator according to the present invention is an input of 4-bit data that is a four-input exclusive-OR gate. EVEN) In the parity bit generation circuit, the output e is determined according to the high number of four bits (a, b, c, d) input.
즉, 하이의 개수가 홀수이면 출력은 하이가 되고 짝수이면 로우(Low)가 된다.In other words, if the number of high is odd, the output is high and if it is even, it is low.
상기와 같이 구성된 본 발명에 의한 CDMA 기지국용 모뎀에서의 패리티 비트를 이용한 데이터 처리장치의 동작을 설명하면 다음과 같다.The operation of the data processing apparatus using parity bits in the CDMA base station modem according to the present invention configured as described above is as follows.
한편, 본 발명에 의한 데이터 처리장치는 섹터별로 구성되는 것으로, 알파(α) 섹터, 베터(β) 섹터, 감마(γ) 섹터 모두에 해당된다.On the other hand, the data processing apparatus according to the present invention is configured for each sector, and corresponds to an alpha (α) sector, a beta (β) sector, and a gamma (γ) sector.
먼저, 분리부(10,20) 각각에서는 RF단에서 IF신호로 변환된 2개의 안테나 신호, 즉 안테나 0의 IF신호와 안테나 1의 IF신호를 기저대역의 동상 성분 I와 직교 성분 Q로 분리한다.First, each of the separation units 10 and 20 separates two antenna signals, which are converted into IF signals at the RF terminal, that is, the IF signal of antenna 0 and the IF signal of antenna 1 into baseband in-phase component I and quadrature component Q. .
그리고, 4비트 A/D 변환기(11,12,21,22)에서는 상기 분리부(10,20)에서 분리된 I와 Q의 기저대역 신호를 오프셋(offset) 2's 보수 형태의 4비트 디지털 데이터로 변환한다.In the 4-bit A / D converters 11, 12, 21, and 22, the baseband signals of I and Q separated by the separation units 10 and 20 are converted into 4-bit digital data in the form of offset 2's complement. Convert.
이어, 도 3에 도시된 이븐 패리티 비트 발생회로를 구비한 패리티 비트 발생기(30,31,40,41)에서는 상기 A/D 변환기(11,12,21,22)에서 변환된 4비트 디지털 데이터를 입력하여 하이 개수에 따른 패리티 비트를 발생한다.Subsequently, the parity bit generators 30, 31, 40, and 41 having the even parity bit generation circuit shown in FIG. 3 convert the 4-bit digital data converted by the A / D converters 11, 12, 21, and 22. Input to generate a parity bit according to the high number.
즉, 하이의 개수가 홀수인 경우에는 하이의 패리티 비트를 발생하고, 짝수인 경우에는 로우의 패리티 비트를 각각 발생한다.That is, if the number of high is odd, the parity bit of high is generated, and if the number of high is even, the parity bit of low is generated.
이후, 래취부(13)에서는 입력되는 제어신호의 라이징 에지(rising edge)에서 상기 A/D 변환기(11,12)에서 변환된 안테나 0의 8비트 디지털 데이터와 상기 패리티 비트 발생기(30,31)에서 발생된 2비트 패리티 비트, 즉 총 10비트를 래취하고, 래취부(23,24)에서는 입력되는 제어신호의 폴링 에지(falling edge)에서 상기 A/D 변환기(21,22)에서 변환된 안테나 1의 8비트 디지털 데이터와 상기 패리티 비트 발생기(30,31)에서 발생된 2비트 패리티 비트, 즉 총 10비트를 2단 래취한다.Thereafter, the latching unit 13 transmits 8-bit digital data of the antenna 0 converted by the A / D converters 11 and 12 and the parity bit generators 30 and 31 at the rising edges of the input control signal. 2 bits of parity bits, i.e., a total of 10 bits, are latched, and the latches 23 and 24 convert the antennas converted by the A / D converters 21 and 22 at the falling edge of the input control signal. 8-bit digital data of 1 and 2-bit parity bits generated in the parity bit generators 30 and 31, that is, 10 bits in total, are latched in two stages.
그리고 나서, 다중화기(14)에서는 입력되는 제어신호가 로우인 경우에는 상기 래취부(13)에 래취된 안테나 0의 디지털 데이터, 즉 패리티 비트를 포함한 10비트를 선택하여 래취부(15,16)로 출력하고, 입력되는 제어신호가 하이인 경우에는 상기 래취부(24)에 래취된 안테나 1의 디지털 데이터, 즉 패리티 비트를 포함한 10비트를 선택하여 래취부(15,16)로 출력한다.Then, in the multiplexer 14, when the input control signal is low, the digital data of the antenna 0 latched to the latching unit 13, that is, 10 bits including parity bits are selected and the latching units 15 and 16 are selected. When the input control signal is high, the digital data of antenna 1 latched to the latch unit 24, that is, 10 bits including parity bits are selected and output to the latch units 15 and 16.
이에 따라, 상기 래취부(15,16)에서는 입력되는 제어신호에 따라 다중화기(14)에서 선택되어 출력되는 10비트의 디지털 데이터를 래취한 후 기지국 모뎀의 해당 섹터에 전송한다.Accordingly, the latching units 15 and 16 latch 10-bit digital data selected and output by the multiplexer 14 according to an input control signal and transmit the same to the corresponding sector of the base station modem.
그러면, 최종 기지국 모뎀에서는 패리트 비트와 함께 전송된 디지털 데이터를 패리티 체크하여 에러의 유무를 검출하고, 에러 발생시 데이터를 정정한 후 복조하도록 한다.Then, the final base station modem detects the presence or absence of an error by parity checking the digital data transmitted with the parit bit, corrects the data when an error occurs, and demodulates it.
이상, 상기 설명에서와 같이 본 발명은 ADC 변환된 디지털 데이터에 패리티 비트를 부가하여 기지국 모뎀으로 전송한 후 기지국 모뎀에서의 패리티 체크를 통해 에러 검출 및 데이터 정정을 수행함으로써 전송 디지털 데이터의 정확성을 보장하여 전체 시스템의 성능을 향상시킬 수 있게 되는 효과가 있다.As described above, according to the present invention, the parity bit is added to the ADC-converted digital data and transmitted to the base station modem, and then the error detection and data correction are performed by parity check in the base station modem to ensure the accuracy of the transmitted digital data. Therefore, there is an effect that can improve the performance of the entire system.
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| KR1019980012583A KR19990079798A (en) | 1998-04-09 | 1998-04-09 | Data processing device using parity bits in CDM base station modem |
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100758151B1 (en) * | 2007-04-23 | 2007-09-12 | 주식회사 삼영기업 | Communication control method by power line modem |
| KR100661588B1 (en) * | 1998-12-31 | 2007-12-04 | 엘지전자 주식회사 | Error Correction Device of Wireless Telephone |
-
1998
- 1998-04-09 KR KR1019980012583A patent/KR19990079798A/en not_active Application Discontinuation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100661588B1 (en) * | 1998-12-31 | 2007-12-04 | 엘지전자 주식회사 | Error Correction Device of Wireless Telephone |
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