KR19990076658A - 신축성프레임구조를갖는송신시스템 - Google Patents

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KR19990076658A
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페트루스 아우구스티누스 마리아 판 그린스펜
카렐 얀 레엔데르트 판 드리엘
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요트.게.아. 롤페즈
코닌클리케 필립스 일렉트로닉스 엔.브이.
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Abstract

송신 시스템에 있어서, 송신기(2)는 헤더 및 페이로드 부분을 갖는 프레임을 어셈블하는 프레임 어셈블러(8)를 포함하고 있다. 헤더(22-1)는 프레임에서 ATM 셀의 시퀀스의 유효성을 나타내도록 유효 표시자(SSSSS)를 포함한다. 유효 ATM 셀의 시퀀스에 대한 유효 표시자의 값과 상이한 유효 표시자(SSSSS)의 값을 이용함으로써 ATM 셀의 시퀀스와 상이한 포맷으로 데이터를 트랜스포트할 수 있게 된다.

Description

신축성 프레임 구조를 갖는 송신 시스템
본 발명에 의한 송신 시스템은 DAVIC 1.1 Specifications, Part 8, Revision 3.0으로부터 공지되어 있다.
DAVIC Specifications(Digital Audio VIdeo Council)에서는, 디지털 강화 방송 체인(digital enhanced broadcast chain)을 표준화하고 있다. 이들 표준은 서비스 제공자를 통해 내용 제공자로부터 최종 사용자까지의 완전한 체인을 커버한다. DAVIC에 의해 커버되는 특징은 예를 들면 영상 코딩, 안전성, 채널 코딩, 변조 및 프레임 구조이다.
DAVIC에 있어서, MPEG2 트랜스포트 스트림 다중화 패킷을 이용하는 것이 제안되어 있는데, 187 바이트의 페이로드 부분은 제어 부분 및 ATM 셀의 시퀀스로 이루어진 프레임을 전달한다. 제어 부분은 패킷의 우성도, 에러 플래그, 다중 프레임 시퀀스의 최초 프레임 표시 등의 복수의 항목을 전할 수 있다. ATM 셀이 송신 채널을 충전하도록 정보물로서 도입되기 때문에 프레임으로 전달된 ATM 셀의 현재 시퀀스는 버려져야 하는 표시 또한 전할 수 있다.
공지된 시스템의 문제점은 ATM 셀 이외의 다른 포맷으로 데이터를 트랜스포트하는데 적합하지 않다. 이러한 포맷은 예를 들어 STM이 있다. 이 STM은 125μs의 반복율을 갖는 고정 길이 데이터 워드를 필요로 하거나, Ethernet 패킷 또는 IP(Internet Protocol) 패킷 등의 가변 길이 데이터를 필요로 한다.
본 발명은, 송신 매체를 통해 적어도 하나의 수신기와 연결되는 송신기를 구비한 송신 시스템에 관한 것으로, 상기 송신기는 제어 부분 및 ATM 셀의 시퀀스로 구성된 프레임을 모으는 프레임 어셈블 수단을 포함한다. 상기 송신기는 또한 ATM 셀의 시퀀스의 유효성에 관하여 제어 부분에 유효 표시를 삽입하는 유효 삽입 표시 삽입 수단을 더 포함한다. 그리고 수신기는 상기 유효 표시가 유효 ATM 셀을 나타내는 경우 프레임에서 ATM 셀을 추출하는 프레임 분해 수단을 포함한다.
본 발명은 또한 송신기와, 수신기와, 송신 방법과, 신호에 관한 것이다.
도 1은 본 발명에 따른 송신 시스템을 도시한 도면.
도 2는 두 개의 MPEG 트랜스포트 스트림 프레임으로 구성된 기본 프레임의 구성을 도시한 도면.
도 3은 IEEE802.14 제안에 따른 식별자 바이트를 갖는 ATM 셀을 포함한 패킷을 도시한 도면.
도 4는 가변 길이 셀을 포함한 패킷을 도시한 도면.
도 5는 STM 셀을 포함한 패킷을 도시한 도면.
도 6은 도 3 내지 도 5에 따른 데이터 포맷을 전할 수 있는 프레임 구조에 대한 제어부(18)를 도시하는 블럭도.
본 발명의 목적은, 상술한 바와 같이 ATM 패킷을 트랜스포트할 가능성을 유지하면서, 각종 유형의 데이터 포맷을 송신할 수 있는 송신 시스템을 제공하는데 있다.
그러므로, 본 발명에 의한 송신 시스템은, 상기 프레임 어셈블 수단은 ATM 셀의 시퀀스와 상이한 데이터를 프레임에 삽입하도록 구성되며, 상기 유효 표시 삽입 수단은 상기 유효 표시자의 다른 값에 의해 ATM 셀의 시퀀스와는 상이한 데이터의 식별을 도입하도록 구성되며, 상기 유효 표시자가 ATM 셀의 시퀀스와는 상이한 데이터를 표시하는 경우에 프레임으로부터 ATM 셀의 시퀀스와 상이한 데이터를 추출하도록 구성되는 것을 특징으로 한다.
본 발명은, 다른 유형의 데이터 포맷을 나타내도록 ATM 셀의 현재 시퀀스의 유효성을 나타내는데 이용되는 유효 표시를 이용할 수 있다는 아이디어에 기초하고 있다. 그렇게 함으로써, 종래 기술에 따라서는 ATM 셀의 트랜스포트는 전혀 실행되지 않지만, 다른 종류의 데이터 포맷을 추가할 가능성만은 생긴다. DAVIC 표준에 있어서 제어 부분은 ATM 셀의 유효성을 나타내는 5비트의 "11110"을 포함한다. 따라서, 이 5비트 이외의 다른 값이 다른 데이터 포맷을 나타내는데 이용될 수 있다.
본 발명의 실시예에서는 ATM 셀의 시퀀스와 상이한 데이터는 패킷중 적어도 하나의 특성을 나타내는 식별부를 갖는 상기 패킷을 포함하는 것을 특징으로 한다.
식별부에서 셀의 적어도 하나의 특성을 지정함으로써 그러한 셀이 용이하게 식별되어 처리될 수 있게 된다.
본 발명의 또다른 실시예에서는, 상기 적어도 하나의 특성은 상기 패킷의 길이를 포함하고, 상기 프레임은 프레임에서의 새로운 패킷의 시작 위치를 나타내는 데이터 부분을 포함하는 것을 특징으로 한다.
프레임에서 각 패킷의 길이를 지정함으로써, 또한 프레임에서 한 패킷의 시작을 지정함으로써, 프레임에서 각 패킷의 위치가 용이하게 결정될 수 있다. 이에 따라 프레임으로부터 패킷을 용이하게 추출할 수 있게 된다.
본 발명의 또다른 실시예에서, 상기 패킷의 길이는 1 바이트보다 더 큰 기본 데이터 단위의 정수 배인 것을 특징으로 한다.
이 기본 데이터 단위를 도입함으로써 패킷의 길이가 제한된 수의 값을 가질 수 있게 되며, 따라서 패킷의 길이를 엔코딩하는데 필요한 비트 수를 감소시키게 된다.
이제 본 발명에 대해 도면을 참조하여 상세히 설명한다.
도 1의 송신 시스템에 있어서, ATM 신호는 송신기(2)내의 멀티플렉서(4)의 제 1 입력에 인가된다. STM 신호는 멀티플렉서(4)의 제 2 입력에 인가되고, 가변 길이 셀의 시퀀스는 멀티플렉서(4)의 제 3 입력에 인가된다. 제어기(6)의 제 1 출력은 멀티플렉서(4)의 제어 출력에 접속된다. 멀티플렉서(4)의 출력은 프레임 어셈블러(8)라고 언급될 프레임 어셈블 수단의 입력에 접속된다.
출력 신호(V-ATM)를 전하는 제어기(6)의 제 2 출력 신호는, 유효 표시 삽입기(10)라고 언급될 유효 표시 삽입 수단의 제 1 입력에 접속된다. 출력 신호(V-STM)를 전하는 제어기(6)의 제 3 출력은 유효 표시 삽입기(10)의 제 2 입력에 접속된다. 출력 신호(V-VL)를 전송하는 제어기(6)의 제 4 출력은 유효 표시 삽입기(10)의 제 3 입력에 접속된다.
유효 표시 삽입기(10)의 출력은 프레임 어셈블러(8)의 제 2 입력에 접속된다. 프레임 어셈블러(8)의 출력은 송신기(2)의 출력에 접속된다.
송신기(2)의 출력은 송신 매체(12)를 통해 수신기(14)의 입력과 결합된다. 수신기(14)의 입력은 제어기(18)의 입력, 및 프레임 어셈블 수단, 즉 여기서는 프레임 디스어셈블러(disassembler, 16)의 입력과 결합된다. 제어기(18)의 출력은 프레임 디스어셈블러(16)의 제 2 입력에 접속된다. 프레임 디스어셈블러(16)의 제 1 출력에서는, ATM 포맷의 출력 신호가 유효하다. 프레임 디스어셈블러(16)의 제 2 출력에서는 STM 포맷의 출력 신호가 유효하고, 프레임 디스어셈블러(16)의 제 3 출력에서는 가변 길이 패킷을 포함하는 출력 신호가 유효하다.
도 1의 송신 시스템은 ATM 포맷 및 STM 포맷으로 데이터를 송신하는 구성으로 되어 있다. 이 시스템은 또한 Ethernet 패킷 또는 TCP/IP 패킷 등의 가변 길이 패킷의 송신을 지원한다. 상이한 유형의 데이터의 기본 단위는 소위 Protocol Data Unit(PDU)으로 팩(packed)된다.
제어기(6)는, 입력 신호가 멀티플렉서(4)의 출력으로 패스하도록 되어 있는 것을 나타내는 제어 신호를 멀티플렉서(4)에 제공한다. 제어기(6) 및 멀티플렉서(4)의 조합으로 소스의 선택이 신속하게 바꾸어지도록 구성되어, ATM 셀과 STM 데이터와 가변 길이 팩이 인터리브되어 있는 출력 스트림을 생성할 가능성을 도입한다.
제어기(6)는 멀티플렉서의 입력에서 신호의 유효성에 대한 정보를 제공하여, 유효 표시 삽입기(10)가 프레임 어셈블러(8)에 의해 구성되는 프레임에 유효 표시를 도입할 수 있게 한다. 이 유효 표시를 이용함으로써 수신기는 페이로드(payload) 데이터를 전하는 패킷으로부터 무효 패킷을 구별할 수 있게 된다. DAVIC Specification에서 이미 기술되어 있는 것 이외의 식별 동작을 이용하여, 다른 유형의 데이터 포맷을 식별할 수 있게 된다.
프레임 어셈블러(8)는 멀티플렉서(4)의 출력 데이터 및 유효 표시로 구성된 프레임을 형성한다. 데이터의 프레임은 송신 매체(12)를 통해 수신기(12)로 송신된다.
수신기(14)에서, 제어기는 프레임의 개시를 결정하고, 입력 신호가 ATM 셀의 스트림을 전하는지의 여부를 유효 표시로부터 판정하거나 또는 다른 유형의 신호를 전하는 유효 표시로부터 판정한다. 이 정보를 이용하여 디스어셈블러(16)를 제어한다. 이 디스어셈블러(16)는 프레임으로부터 상이한 데이터 포맷을 추출하여 수신기(12)의 대응하는 출력에 출력시킨다. 수신기는 한 유형의 데이터만을 수신하도록 구성될 수 있다. 이러한 경우에만, 상기 유형의 데이터가 수신기(14)의 입력에서의 프레임에 존재하는 경우 신호가 수신기의 출력에 존재한다.
도 2에 따라 신호는 2개의 표준 MPEG 트랜스포트 다중화 패킷의 시퀀스로 구성된다. 본 발명에 따라 프레임은 두 개의 연속 MPEG 트랜스포트 스트림 패킷의 187 페이로드 바이트에 의해 전하여진다. 이들 MPEG 트랜스포트 다중화 패킷의 처음은, 1바이트의 동기 신호(20), 187바이트의 페이로드(22), 16바이트의 에러 제어부(24)로 구성된다. 동기 신호는 이진값 "1000111"을 갖는 고정된 8비트 필드이며, 프레임 동기화에 이용된다. 그 프레임은 4개의 제어 바이트 22-1(CRTL0), 26-1(CRTL1), 26-5(CRTL2), 22-6(CRTL3), 및 사용자 데이터를 전하는 슬롯(slot)라고도 칭하여지는 복수의 기본 데이터 단위(22-2, ..., 22-5, 26-2, ..., 26-5)로 구성된다. 이들 슬롯은 정수배의 바이트로 구성된다. CRTL0 바이트 다음에 새로운 슬롯이 시작될 필요는 없으며, 이전 프레임으로부터의 슬롯이 계속하여 유지될 수 있다. 이것은 프레임의 효율을 증가시킨다. 왜냐하면 미사용된 공간이 프레임에 존재하지 않기 때문이다. CRTL0 바이트는, 현재의 패킷이 두 MPEG 트랜스포트 스트림 패킷 시퀀스의 처음을 나타낸다. CRTL0의 값은 E1PSSSSSb이다. 이 때 E, P, S 비트는 하기에서 정의된다. CRTL1 바이트는, 현재 패킷이 두 패킷 시퀀스의 두 번째임을 나타낸다. 그 값은 E0PSSSSSb이며, E, P, S 비트는 하기에서 정의된다.
E 비트는 1비트 에러 플래그이다. "1"로 설정되는 경우, 그것은 적어도 하나의 수정 불능 비트 에러가 관련된 187바이트 페이로드에 존재함을 나타낸다. 이 비트는 트랜스포트층에 존재함으로서 "1"로 설정될 수도 있다. "1"로 설정되는 경우, 이 비트는 비트값이 에러로 수정되지 않은 경우 "0"으로 재설정되지 않는다.
P 비트는 1비트 우선도 플래그이다. "1"로 설정되는 경우, 관련 패킷이 우선도 플래그가 "0"으로 설정되는 페이로드보다 더 높은 우선도를 가지고 있음을 나타낸다.
5비트 SSSSS 필드는 유효 표시자이다. 그 값이 이진수 "11110"이 되는 경우, 그것은 DAVIC 표준에 따르는 ATM 셀의 유효 스트림이 페이로드 내에 있음을 의미한다. 이런 경우에 슬롯은 사용되지 않는다. 첫 번째 MPEG 트랜스포트 스트림 패킷은 53바이트의 3 ATM 셀과 27 바이트의 제 4 ATM 셀로 구성된다. 두 번째 MPEG 트랜스포트 스트림 패킷은 26 잔여 바이트의 네 번째 패킷 및 3개의 또다른 ATM 셀로 구성된다. 이런 경우에 CRTL3 바이트는 존재하지 않는다.
스트링 SSSSS가 또다른 값, 예를 들면 "1011"을 갖는 경우, 그것은 상술한 ATM 스트림과는 상이한 신호가 페이로드(22, 26) 내에 존재함을 의미한다. 페이로드 내에 어떤 유형의 신호가 있는 지를 스트링 SSSSS로 나타내는 것도 가능하지만, 페이로드가 DAVIC ATM 스트림 이외의 다른 포맷을 전하는 스트링 SSSSS만으로 나타내는 것도 가능하다. 후자는 상이한 유형의 데이터가 페이로드 내에서 인터리브될 가능성을 보여준다. 이런 경우에, 상기 데이터는 식별 정보 자체를 전해야 한다.
CTRL2 바이트는 예비되어 있다. 그것은 OAM(Operation, Administration, and Maintenance information)의 운반을 위한 것으로 정의된다.
CTRL3 바이트는 두 번째 MPEG 트랜스포트 패킷에서 새로운 PDU(Protocol Data Unit)의 위치를 나타낸다. 각각의 새로운 PDU는 새로운 타임슬롯으로 시작한다. 이 정보를 이용함으로써, 디스어셈블러(16)는 프레임으로부터 PDU를 용이하게 추출할 수 있다.
도 3은 IEEE 802.14(아직 미발표됨) 표준의 초안에 따르는 ATM 셀의 시퀀스인 제 1 유형의 PDU를 도시하고 있다. 이 시퀀스는, 여기서는 각각의 ATM 셀에 선행하는 1바이트의 식별자(40)인 식별부에 의해 ATM 셀의 표준화된 DAVIC 시퀀스와는 상이하다. 식별 바이트(40)는 하기의 표에 따라 규정된 3개의 필드를 갖는다.
필드 용도 크기
포맷 ID PDU의 유형(설정=00) 2비트
암호화키 짝/홀 암호화키 식별자 1비트
예비 포맷 ID의 확장을 위해 예비됨(설정=0) 5비트
포맷 ID(40-1) 필드는 PDU의 유형을 나타낸다. 이 필드는 모든 PDU에 존재한다. ATM PDU에 대해 이들 비트는 "0"으로 설정된다. 암호화키 식별자 비트(40-2)는 안전성을 높이기 위해 암호화키의 두 세트 간의 스위치를 나타내는데 이용된다. 식별자(40)의 최종 5비트로 구성되는 부분(40-3)은 다음의 포맷 ID의 도입을 위해 예비된다.
도 4는 가변 길이 셀 PDU인 PDU의 제 2 유형을 도시한다. 이런 유형의 셀은 4 필드의 식별자(44)를 갖는다. 필드는 다음의 표를 따르는 의미를 지닌다.
필드 용도 크기
포맷 ID PDU의 유형(설정=1) 1비트
암호화키 짝/홀 암호화키 식별자 1비트
시퀀스 단편화/재집합을 위한 시퀀스 식별자10 = 최초 데이터 조각00 = VL 셀내의 조각01 = 최종 데이터 조각11 = VL 셀의 처음과 끝이 모두 이 조각에 있음 2비트
크기 동일 조각에 대해 후속하는 슬롯의 수 4비트
포맷 ID(44-1)는 PDU의 유형을 나타내는 비트이다. 그것은 값 "1"로 설정된다. 암호화키 식별자(44-2)는 도 3을 참조하여 이미 논의한 바와 같은 의미를 지닌다. 시퀀스 식별자(44-3)는 143바이트보다 큰 가변 길이 데이터 단위를 처리하기 위해 존재한다. 시퀀스 식별자(44-3)가 이진값 "10"을 갖는 경우, 그것은 현재 조각이 보다 큰 VL 셀로부터의 최초의 조각임을 의미한다. 시퀀스 식별자(44-3)가 이진값 "0"을 갖는 경우, 그것은 현재 조각이 VL 셀 내의 조각이고 적어도 하나의 조각이 VL 셀 내의 조각이고 적어도 하나의 조각이 후속한다는 것을 의미한다. 시퀀스 식별자(44-2)가 이진값 "1"을 갖는 경우, 그것은 현재의 조각이 VL 셀의 최종 조각임을 의미한다. 시퀀스 식별자(44-3)가 이진값 "11"을 갖는 경우, 그것은 현재 조각이 VL 셀의 유일한 조각임을 의미한다. 시퀀스 필드는 복수의 VL PDU로부터 완전 VL 패킷을 추출하는데 이용된다. 크기 식별자(44-4)는 동일 PDU에 이어지는 9바이트의 슬롯 수를 나타내는 4비트로 구성된다.
도 5는 STM 데이터를 전하도록 되어 있는 PDU의 제 3 유형을 도시하고 있다. STM은 전화 기술이나 ISDN 응용 분야에 사용하기 위한 것으로 64Kbps의 고정 비트율 접속을 지원하는데 이용된다. STM PDU는 1바이트의 헤더(46) 및 8바이트의 STM 셀(48)로 구성된다. 따라서 STM PDU는 하나의 슬롯을 정확하게 충전한다. 헤더(46)는 하기의 표에 따라 3개의 필드(46-1, 46-2, 46-3)로 구성된다.
필드 용도 크기
포맷 ID PDU의 유형(설정=01) 2비트
암호화키 짝/홀 암호화키 식별자 1비트
스트림 식별자 STM 스트림 식별자. NT는 이 필드의 값에 따라 인입되는 S_PDU를 필터링 가능하다. 각각의 스트림은 8콜(call)까지의 데이터를 포함한다. 5비트
값 "1"을 갖는 포맷 ID(46-1)는 STM PDU의 존재를 나타낸다. 다운스트림에서 STM을 실행하는 각종 옵션이 존재한다.
STM 데이터를 트랜스포트하는 첫 번째 방법은 단일 슬롯의 크기를 갖는 PDU를 이용하는 것이다. 또다시 헤더 바이트는, 셀 유형 식별자 및 STM 스트림 식별자인 셀 유형 정보를 갖고 있다. 하나의 바이트 대 슬롯 대 64Kbps 접속이 할당되고, 슬롯이 서로 125Ts 떨어지게 스케쥴된다. 하나의 64Kbps 접속만이 활성화 상태인 경우에, 이것은 약 1.5%인 30Mbps의 스트림에서 125Ts당 7바이트의 오버헤드를 생성한다. 이 방법은 다운스트림 캐리어 당 256개의 동시 활성콜까지의 어드레스 지정을 지원한다.
도 5의 PDU에 이용되는 STM을 트랜스포트하는 또다른 방법은 STM 셀의 데이터를 사용하고자하는 실제 STM 스트림을 식별하기 위해 5비트의 스트림 식별자를 도입한다. 스트림 식별자의 크기로 인해 동시 활성콜의 수는 32이다. STM 셀은 하나의 STM 스트림으로부터 연속되는 8바이트로 구성된다. 이것은 ATM 스트림으로부터의 8바이트의 버퍼링으로 인해 8×125μs = 1 ms의 추가적인 지연이 생긴다.
도 6의 제어부(18)에 있어서, 입력은 프레임 동기 장치(51)의 입력과, 제어 바이트 선택기(52)와, PDU 헤더 선택기(56)에 접속된다. 프레임 동기 장치(51)의 출력은 프레임 바이트 카운터(50)의 재설정 입력에 접속된다. 프레임에서 현재의 바이트 수를 전하는 프레임 바이트 카운터(50)의 출력은 논리부(58)의 입력과, 제어 바이트 선택기(52)의 입력에 접속된다.
ATM 셀에 대한 유효 표시자 SSSSS를 전하는 제어 바이트 선택기(52)의 제 1 출력은 논리부(58)에 접속된다. 재설정 신호를 전하는 제어 바이트 선택기(52)의 제 2 출력은 PDU 바이트 카운터(54)에 접속된다. 현재 PDU의 현재 바이트 수를 전하는 PDU 바이트 선택기(54)의 출력은 논리부(58)와, PDU 헤더 선택기(56)에 접속된다. 현재 PDU의 바이트 수를 전하는 PDU 헤더 선택기의 제 1 출력은 PDU 바이트 카운터(54)의 입력에 접속된다. 현재 PDU의 유형을 나타내는 신호를 전하는 PDU 헤더 선택기(56)의 제 2 출력은 논리부(58)에 접속된다. 논리부(58)의 출력은 제어부(18)의 출력을 구성한다.
프레임 바이트 카운터(50)는 0 내지 186까지 카운트할 수 있는 카운터이다. 그것은 프레임에서의 현재 바이트 수를 출력한다. 프레임 동기 장치(51)는 187 바이트의 각각의 프레임의 시작을 결정한다. 프레임 동기 장치(51)는 각 프레임의 시작시에 재설정 펄스를 프레임 바이트 카운터(50)에 출력하여 재설정되게 한다. 이것에 의해서 프레임 바이트 카운터는 제어부(18)의 입력에서 프레임과 동기된다.
제어 바이트 선택기(52)는 입력 스트림으로부터 제어 바이트 CRTL 0, CRTL 1, CRTL 2, CRTL 3을 추출하도록 구성된다. 제어 바이트 선택기(52)는 프레임 바이트 카운터(50)가 0의 값이나 156의 값을 갖는 경우 제어 바이트로서 입력에서 바이트를 선택하도록 구성된다. 프레임 바이트 카운터의 위치 0에서 발견된 제어 바이트의 제 1 비트가 "1"의 값을 갖는 경우, 상기 제어 바이트는 CRTL 0 바이트이다. 그것의 값이 저장되고, 비트 SSSSS의 값이 논리부(58)에 패스된다. 시퀀스 SSSSS가 "11110"인 경우, 프레임은 DAVIC 표준에 따라 ATM 셀의 시퀀스로 구성되며, 논리부(58)는 프레임 디스어셈블러(16)(도 1)에 명령을 내려 모든 페이로드를 ATM 출력으로 패스시킨다. 시퀀스가 "11110"과 상이한 경우, 프레임은 PDU 단위 데이터로 구성된다.
프레임 바이트 카운터(50)의 위치(186)에 존재하는 제어 바이트는 CRTL 2 또는 CRTL 3 바이트가 될 수 있다. 프레임 바이트 카운터(50)의 위치(0)에 있는 동일 프레임의 제어 바이트가 CRTL 0 바이트였다면, 위치(186)에서의 바이트는 CRTL 3바이트이다. 그렇지 않으면, 위치(186)에서의 바이트는 CRTL 2 바이트이다.
CRTL 3 바이트가 존재하는 경우에, 다음 프레임(또는 상기 프레임의 일부)에서 첫 번째 새로운 PDU가 시작되는 바이트 수를 나타내는 그 내용은 차후 이용을 위해 저장된다.
PDU 바이트 카운터(54)는 PDU 바이트를 카운트하도록 구성된다. 그것은 미리 설정된 값으로부터 시작하여 0으로 다운 카운트하는 다운 카운터로서 구성된다. PDU 바이트 카운터(54)는 PDU 바이트가 페이로드에 존재하는 경우에만 감소된다. 그것은 CRTL 0, CRTL 1, CRTL 2, CRTL 3 바이트가 존재하는 동안에는 감소되지 않는다. 프레임 바이트 카운터의 값이 이전 CRTL 3 바이트의 값에 일치되는 경우에 제어 바이트 선택기(52)에 의해 PDU 바이트 카운터가 "0"으로 재설정된다. 이 재설정은 새로운 PDU의 시작을 나타낸다. PDU 헤더 선택기(56)는, PDU 바이트 카운터(54)가 값"0"을 갖는 경우에 현재 바이트를 입력 신호로부터 선택한다. PDU 헤더 선택기는 헤더에 존재하는 정보로부터 PDU의 유형 및 PDU의 길이를 판정한다.
ATM 셀 PDU는 PDU 헤더의 처음 2 비트의 값 "0"에 의해 인식될 수 있다. 이러한 ATM PDU의 길이는 54바이트이다. 셀 유형은 논리부(58)로 패스되어, 디스어셈블러(16)(도 1)를 통해 입력 신호의 경로를 ATM 출력으로 설정하게 한다. 논리부(58)는, PDU 카운터의 값이 변경되었고 PDU 바이트 카운터의 값이 0이 아닌 경우에만 디스어셈블러(16)에 대해 판독 명령을 나타내도록 구성된다. 이로 인해서 CRTL 바이트 및 PDU 헤더가 수신기의 어느 한 출력에 패스되는 것이 방지된다. CRTL 바이트가 입력에 있는 경우, PDU 바이트 카운터는 진행되지 않으며, 다라서 CRTL 바이트는 수신기의 출력으로 패스되지 않는다. PDU가 입력에 존재하는 경우, PDU 바이트 카운터는 0의 값을 갖고, 따라서 PDU 헤더는 수신기의 출력에 패스되지 않는다. 최초 PDU 바이트(#PDU 바이트) 이후의 PDU바이트의 수는 53이다. 이 수는 프로그램가능 PDU 바이트 카운터(54)에 로딩된다. PDU 바이트 카운터는 데이터의 바이트가 입력으로부터 판독될 때마다 감소된다. PDU 바이트 카운터는 입력으로부터 53바이트가 판독된 이후에 제로 값을 갖는다. 이어서 PDU 헤더 선택기는 다음 PDU의 헤더를 판독한다.
VL PDU는 PDU 헤더에서 최초 비트의 값 "1"에 의해 인식될 수 있다. 최초 PDU 바이트 다음의 PDU 바이트(#PDU) 수는, #PDU 바이트 = 8 + L*9에 따라 PDU 헤더의 마지막 4 비트로 나타내어진 길이 표시자(L)로부터 결정된다. PDU의 유형 역시 논리부(58)에 패스된다.
STM PDU는 PDU 헤더의 최초 2바이트의 값 "1"에 의해 인식될 수 있다. 이러한 PDU(헤더를 포함)의 길이는 9바이트이고, 그 결과 #PDU 바이트에 대한 값은 8이다. PDU의 유형 및 스트림 식별자는 디스어셈블러(16)로 패스된다. 후자는 현재 PDU의 바이트가 속하는 STM 스트림을 식별하는데 이용된다. 이 정보는 STM 신호의 경로를 그들의 최종 목적지로 정확히 설정하는데 이용된다.

Claims (10)

  1. 송신 매체를 통해 적어도 하나의 수신기에 연결되는 송신기를 포함하고, 이 송신기는 제어 부분 및 ATM 셀의 시퀀스로 구성되어 있는 프레임을 어셈블하는 프레임 어셈블 수단을 포함하며, 상기 송신기는 ATM 셀의 시퀀스의 유효성에 관련하여 상기 제어 부분에 유효 표시를 삽입하는 유효 표시 삽입 수단을 더 포함하고, 상기 수신기는 상기 유효 표시가 유효 ATM 셀을 나타내는 경우 프레임으로부터 상기 ATM 셀을 추출하는 프레임 디스어셈블 수단을 포함하고 있는 송신 시스템에 있어서,
    상기 프레임 어셈블 수단은 ATM 셀의 시퀀스와 상이한 데이터를 프레임에 삽입하도록 구성되며,
    상기 유효 표시 삽입 수단은 상기 유효 표시자의 다른 값에 의해 ATM 셀의 시퀀스와는 상이한 데이터의 식별을 도입하도록 구성되며,
    상기 유효 표시자가 ATM 셀의 시퀀스와는 상이한 데이터를 표시하는 경우에 프레임으로부터 ATM 셀의 시퀀스와 상이한 데이터를 추출하도록 구성되는 것을 특징으로 하는 송신 시스템.
  2. 제 1 항에 있어서, ATM 셀의 시퀀스와 상이한 데이터는 패킷중 적어도 하나의 특성을 나타내는 식별부를 갖는 상기 패킷을 포함하는 것을 특징으로 하는 송신 시스템.
  3. 제 2 항에 있어서, 상기 적어도 하나의 특성은 상기 패킷의 길이를 포함하고,
    상기 프레임은 프레임에서의 새로운 패킷의 시작 위치를 나타내는 데이터 부분을 포함하는 것을 특징으로 하는 송신 시스템.
  4. 제 3 항에 있어서, 상기 패킷의 길이는 1 바이트보다 더 큰 기본 데이터 단위의 정수배인 것을 특징으로 하는 송신 시스템.
  5. 제어 부분 및 ATM 셀의 시퀀스로 구성되어 있는 프레임을 어셈블하는 프레임 어셈블 수단을 포함하고, ATM 셀의 유효성에 관련하여 상기 제어 부분에 유효 표시를 삽입하는 유효 표시 삽입 수단을 더 포함하는 송신기에 있어서,
    상기 프레임 어셈블 수단은 ATM 셀의 시퀀스와 상이한 데이터를 프레임에 삽입하도록 구성되며,
    상기 유효 표시 삽입 수단은 상기 유효 표시자의 다른 값에 의해 ATM 셀의 시퀀스와는 상이한 데이터의 식별을 도입하도록 구성되는 것을 특징으로 하는 송신기.
  6. 제 5 항에 있어서, ATM 셀의 시퀀스와 상이한 상기 데이터는 패킷중 적어도 하나의 특성을 나타내는 식별부를 갖는 상기 패킷을 포함하는 것을 특징으로 하는 송신기.
  7. ATM 셀의 유효성에 관련하여 유효 표시를 포함한 제어 부분 및 ATM 셀의 시퀀스로 구성되어 있는 프레임을 수신하고, 상기 유효 표시가 유효 ATM 셀을 나타내는 경우 상기 프레임으로부터 상기 ATM 셀을 추출하는 프레임 디스어셈블 수단을 포함하는 수신기에 있어서,
    상기 프레임은 ATM 셀의 시퀀스와 상이한 데이터를 상기 프레임에 전할 수 있고,
    상기 유효 표시자는 ATM 셀의 시퀀스와는 상이한 데이터의 식별을 포함하며,
    상기 프레임 디스어셈블 수단은 상기 유효 표시가 ATM 셀의 시퀀스와는 상이한 데이터를 표시하는 경우에 프레임으로부터 ATM 셀의 시퀀스와 상이한 데이터를 추출하도록 구성되는 것을 특징으로 하는 수신기.
  8. 제 7 항에 있어서, ATM 셀의 시퀀스와 상이한 상기 데이터는 패킷중 적어도 하나의 특성을 나타내는 식별부를 갖는 상기 패킷을 포함하는 것을 특징으로 하는 수신기.
  9. ATM 셀의 유효성에 관련하여 유효 표시를 포함한 제어 부분 및 ATM 셀의 시퀀스를 갖는 프레임을 어셈블하는 단계를 포함하는 송신 방법에 있어서,
    상기 프레임은 또한 ATM 셀의 시퀀스와 상이한 데이터를 포함할 수 있으며,
    상기 유효 표시는 ATM 셀의 시퀀스와 상이한 데이터의 식별을 포함하는 것을 특징으로 하는 송신 방법.
  10. ATM 셀의 유효성에 관련하여 유효 표시를 포함한 제어 부분 및 ATM 셀의 시퀀스를 갖는 프레임을 포함하는 신호에 있어서,
    상기 프레임은 또한 ATM 셀의 시퀀스와 상이한 데이터를 포함할 수 있으며,
    상기 유효 표시는 ATM 셀의 시퀀스와 상이한 데이터의 식별을 포함하는 것을 특징으로 하는 신호.
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