KR19990064618A - 고속 임베디드 메모리 및 회로 - Google Patents

Abstract

기존의 싱크로너스 디램과의 호환성을 유지하면서 임베디드 메모리 구조에 사용되는 캐시를 포함한 메모리구조 및 회로로서 다수개의 비트라인의 데이타를 각각 프로그래머블한 전류형태로 저장하는 캐시를 제안하며 그 구성회로를 예시하였다. 다수개의 캐시블럭중에 컬럼어드레스에 의해 특정 캐시블럭을 선택할 수 있으며 로우어드레스로부터 서브메모리블럭을 지정하여 상기 특정 캐시블럭에 전류형태의 데이타를 자장하게된다. 싱크로너스 디램과의 호환모드인 경우에는 전류형태의 전송을 하기때문에 컬럼 억세스시간이 빠르며 제안된 임베디드 메모리 동작을 할 경우에는 싱크로너스 디램과 달리 로우미스가 날 경우에도 메모리 셀의 데이타를 읽기위한 워드라인을 활성화 할 필요가 없이 캐시에 저장된 데이타를 독출하는 캐시동작을 통해 억세스시간을 빠르게 할 수 있다.

Description

고속 임베디드 메모리 및 회로 { High Speed Embedded Memory and Circuit}

EDO 디램이나 싱크로너스 디램은 임베디드 메모리에 적용코자 많은 기술들이 논문과 특허들을 통해서 소개되어 왔다. 그러나 시스템의 CPU속도가 높아짐에 따라 메모리소자의 억세스속도는 그 한계성을 보이고 있으며 새로운 개념 및 진보된 메모리구조가 필요하게 되었다. 또한 디램과 로직공정을 하나로 하는 임베디드 메모리에서는 소자의 억세스속도와 더불어 효과적인 메모리 조절회로가 필요한 상황이다. 이런 필요에 따라서 램버스와 같은 메모리 억세스속도를 높인 메모리가 등장했지만 기존의 싱크로너스 디램과의 호환은 되질 않는다. 또한 싱크로너스 디램에서도 억세스속도를 높이는 방법들이 등장하고 있지만 임베디드 메모리에는 적용이 되질 않는 실정이다. 이에 본 발명은 싱크로너스 디램과의 호환성을 유지하면서 임베디드 메모리 구조에 적합한 전류형태의 캐시를 가지고 있는 새로운 임베디드 메모리를 제안한다.

- 종래기술 명시 : US Patent Number 5,691,955 Nov.25,1997

Synchronous semiconductor memory device operation in synchronization with external clock signal

종래기술에 관한 개략도 및 회로를 도1에 종래기술의 개략도로 나타내었다. 메모리에 대한 보편적인 상식으로 메모리소자의 외부명령을 통해 동작되는 커맨드 디코더(11) 와 그 콘트롤 로직(12), 싱크로너스 디램의 모드세팅에 관련된 회로(2) , 로우어드레스버퍼(3),로우디코더(9)등을 통한 메모리셀(1)의 데이타는 특정 워드라인(15,24)이 활성화되면 비트라인 및 비트라인바에 데이타를 전송하게되고 센스앰프(4)를 통해 증폭된다. 이런 과정은 로우어드레스(26)에 의해 행해지며 컬럼어드레스(27)에 의해서는 특정 컬럼선택라인인 CSL(13)이 활성화되면 비트라인 및 비트라인바에 실렸던 데이타가 도2에 명시된 종래기술의 구현회로1에 나타나있듯 다수개(m)의 데이타라인쌍(IO,IOB)(17)에 실린후 ,도3의 구현회로2로 표시한 데이타회로를 통해 디프앰프(19)인 데이타증폭회로를 통해 후단(22,23)으로 데이타가 전송된다. 데이타라인쌍의 숫자는 메모리소자의 목적에 의해 결정되는 값이며 컬럼선택라인인 CSL(16)의 갯수는 하나의 라인이 활성화시킬수 있는 비트라인 및 비트라인바의 갯수로 총 비트라인 및 비트라인바의 갯수를 나눈만큼의 갯수가 나오며 이는 메모리소자의 특성에 따라 달라질 수 있음은 보편적으로 알려진 사실이다. 컬럼어드레스(27)에 의해 명령이 인가되면 특정 컬럼선택라인인 CSL(13)이 활성화되어 그 데이타는 데이타라인쌍(IO,IOB)(17)에 실리게 되고 데이타증폭회로(19)의 아웃풋인 D/DB(20)과 메모리소자의 최종적인 아웃풋인 DQ(23)에 그 데이타가 전달되기 까지는 신호선들이 쌍(Pair)을 이루게되어 소자의 레이아웃에도 큰 손실을 끼치게된다. 도4에는 종래기술의 중요신호도를 간단히 명시하였으며 종래기술의 동작을이해하는바에는 별다른 어려움이 없으리라 생각한다. 도5에는 로우미쓰가 났을 경우와 그렇지 않은 경우의 타이밍도를 기술한 것으로 자세한 설명은 상기 설명에 준하며 컬럼어드레스(27)에서 부터 DQ(23)까지의 억세스속도는 t0으로 표기하였으며 대략 20나노초정도이며 종래기술에 있어서 단점으로 간주된다. 이를 향상시키기 위한 방법으로 비트라인 및 비트라인바의 데이타를 전류형태로 저장한다음 이를 데이타회로에서도 전류변화로 검출하는 방안을 본 발명의 부분으로 제안하고 있다. 로우미쓰가 났을 경우에는 다시 메모리 셀(1)의 데이타를 읽기전에 미쓰가 난 비트라인 및 비트라인바를 프리차지시켜주고나서 다시 워드라인을 활성화시켜 주어야하기때문에 메모리소자의 억세스방법에 있어서 크나 큰 시간적 손실을 주게되며 이러한 단점으로 말미암아 임베디드 메모리소자로의 적용이 어려운 실정이다. 본 발명에 의한 억세스방법으로는 로우미쓰가 나더라도 캐시에는 비트라인 및 비트라인바의 데이타가 실려있기 때문에 캐시로부터 데이타를 읽기만 하면 되기 때문에 종래기술과 같은 시간적 손실을 없앨 수 있으며 임베디드 메모리로서 적당하며 그 응용 역시 장점을 지니게된다.

본 발명은 종래기술이 지니고 있는 싱크로너스 디램과의 호환성과 새로운 억세스 방법을 통한 임베디드 메모리소자를 제안하는 것으로 싱크로너스 디램모드와 임베디드 메모리모드를 가지고 있어 싱크로너스 디램모드에서는 전류형태의 전송방법과 캐시블럭을 추가함으로써 캐시블럭을 래치형태로 사용하면서 억세스속도를 빠르게하며 데이타신호들의 라인들을 싱글라인으로 구현하여 소자의 레이아웃을 효과적으로 줄일수 있으며 임베디드모드에서는 캐시블럭을 비트라인 및 비트라인바와 직접적으로 연결함으로써 메모리셀과 데이타회로들간의 로우미쓰가 날경우에도 또다시 워드라인을 활성화시켜주지 않고도 캐시를 통해 전류전송을하며 캐시를 통한 억세스방법으로 인한 억세스방법은 시스템의 CPU성능에 따라 150메가헤르쯔이상의 작동을 가능케하는 임베디드 메모리이다.

도1 - 종래기술의 개략도

도2 - 종래기술의 구현회로1

도3 - 종래기술의 구현회로2

도4 - 종래기술의 중요신호도

도5 - 종래기술의 타이밍도

도6 - 본 발명의 개략도

도7 - 본 발명의 구성도

도8 - 본 발명의 구현회로1

도9 - 본 발명의 캐시 구현회로

도10 - 본 발명의 구현회로2

도11 - 본 발명의 중요신호도

도12 - 본 발명의 타이밍도

본 발명의 개략도를 도6에 명시하였으며 자세한 설명및 동작원리는 다음과 같다. 메모리에 대한 보편적인 상식으로 메모리소자의 외부명령을 통해 동작되는 커맨드 디코더(11) 와 그 콘트롤 로직(12), 싱크로너스 디램의 모드세팅에 관련된 회로(2) , 어드레스버퍼, 로우디코더(29)등을 통한 메모리셀(1)의 데이타는 특정 워드라인(15,24)이 활성화되면 비트라인 및 비트라인바에 데이타를 전송하게되고 센스앰프(4)를 통해 증폭된다. 이런 과정은 로우어드레스(26)에 의해 행해지며 서브메모리블럭(35,36)은 서브메모리블럭을 결정지어주는 로우어드레스(62)로부터 결정된다. 이는 유한갯수(k)의 캐시블럭(32)중에 결정된 캐시블럭에 실리는 메모리셀의 영역을 분할한 것으로 메모리소자의 특성에 따라 달라질 수 있음은 자명하다. 도7은 본 발명의 구성도로 상기 서브메모리블럭(35,36)과 캐시블럭(32)간의 연결 및 활성화신호를 도8에 본 발명의 구현회로1로 나타내었고 이는 도7의 38에 해당한다. 여기서 PSBANK(37)는 하이로 활성화되어 비트라인 및 비트라인바의 데이타를 캐시블럭으로 전송되는 스위치역할을 하게된다. 전류형태의 캐시(32)는 도9에 본 발명의 캐시구현회로에 자세히 트랜지스터로 표기하였다. P트랜지스터로만 ㄱ현된 전류형태로 데이타를 저장할 수 있는 형태이며 활성화신호 PCACHE(48)는 컬럼어드레스에 의해 생성된다. 즉 리드(Reda)동작일경우에 활성화 된다. 그 캐시회로의 아웃풋인 CACHE 및 CACHEB(47)은 또다시 전류형태로 검출되는 캐시데이타증폭회로(54)의 입력으로 사용되며 도10에 상세히 표기하였다. 캐시데이타증폭회로(54)는 캐시블럭에 전송된 메모리셀의 데이타를 싱글라인으로 바꿔주는 역할을 하며 메인데이타증폭회로(52)는 53,51을 통해 전송된 데이타를 전압으로 바꿔주는 역할을 하게된디. 그 이후단의 동작은 역시 싱글라인의 신호선을 따라 처리된다. 도11은 본 발명의 중요신호도로 본 발명의 동작원리를 이해하는데 필요한 부분으로 도12 로우미쓰가 났을 경우와 그렇지 않은 경우의 타이밍도를 기술한 것을 보면 신호의 활성화시점 및 역할이 표기되어 있다. 타이밍도의 설명은 상기 회로의 동작에 준하며 컬럼어드레스(27)에서 부터 DQ(23)까지의 억세스속도는 t1으로 표기하였으며 대략 10나노초정도이며 종래기술에 있어서 단점으로 간주된 싱크로너스 디램모드에서의 억세스속도를 이를 향상시켠 점으로 비트라인 및 비트라인바의 데이타를 전류형태로 저장한다음 이를 데이타회로에서도 전류변화로 검출하는 방안을 본 발명의 부분으로 제안하고 있다. 임베디드모드에서는 로우미쓰가 났을 경우에는 종래기술처럼 다시 메모리 셀(1)의 데이타를 읽기전에 미쓰가 난 비트라인 및 비트라인바를 프리차지시켜주고나서 다시 워드라인을 활성화시켜 주는 동작이 필요없게되며 로우미쓰가 나더라도 캐시에는 비트라인 및 비트라인바의 데이타가 실려있기 때문에 캐시로부터 데이타를 읽기만 하면 되기 때문에 종래기술과 같은 시간적 손실을 없앨 수 있으며 임베디드 메모리로서 적당하며 그 응용 역시 장점을 지니게된다.

본 발명으로 싱크로너스 디램호환성으로 기존의 싱크로너스 디램대신 더욱 빠른 디램으로 사용할 수 있으며 임베디드모드에서는 캐시동작을 함으로서 억세스속도를 향상시키면서 임베디드 메모리에 적합한 Bandwith를 가지고있으므로 이미지 프로세서에 적합한 임베디드메모리이며 MPEG4와 같은 동영상 지원 멀티미디어 칩의 근간이 되는 새로운 메모리소자로 사용할 수 있다. 또한 서브메모리셀의 과 유한 캐시블럭의 사용으로 확장성의 용이성이 있기 때문에 주문형 반도체에 있어서 디램 코아의 역할을 손쉽게 할 수 있는 장점이 있다.

Claims (6)

1. 다수개의 메모리셀과 셀이 연결되어있는 비트라인과 비트라인바를 가지고 있으며 셀의 데이타를 증폭시켜주는 비트라인 센스앰프를 가지고 있는 일반적인 반도체 메모리소자에서 전류형태로 데이타를 저장함을 특징으로하는 다수개의 제1수단과 메모리셀의 비트라인과 비트라인바의 데이타를 제1수단과 연결해줌을 특징으로하는 다수개의 제2수단을 가지고 캐시(Cache)로 사용됨에 있어서 싱크로너스디램과 핀형태가 같은 패키지를 가짐을 특징으로하는 반도체 메모리장치
2. 상기 1항의 제1수단은 P트랜지스터로와 저항으로만 구성되어 있으며 조절회로에는 CMOS로 구성되어 있으며 그 아웃풋은 전류의 형태로 저장되며 아웃풋간의 전압의 차이는 가상접지를 특징으로한다.
3. 상기 1항의 제2수단은 N트랜지스터로 구성되어 있으며 그 활성화신호는 전체 메모리셀을 특정갯수로 분할하여 결정된 서브메모리셀에 동일하게 인가되어 비트라인 및 비트라인바의 데이타를 전류형태로 캐시 및 래치로 전달함을 특징으로 한다.
4. 다수개의 메모리셀과 셀의 데이타를 증폭시켜주는 비트라인 센스앰프를 가지고 있는 일반적인 반도체 메모리소자에서 전류형태로 저장된 캐시나 래치의 데이타를 특정 컬럼어드레스에 의해 활성화되는 컬럼선택라인에 의해 데이타 센스앰프로 전달함에 있어서, 다수개의 전류전달회로로 특징지어지는 제3수단을 통해 쌍형태의 데이타를 단일라인의 전류신호로 데이타 센스앰프의 입력이 됨을 특징으로하는 반도체 메모리 장치
5. 상기 4항의 제3수단은 두개의 N트랜지스터로 구성되며 상보된 트랜지스터의 게이트와 드레인을 연결함을 특징으로하는 전류전달회로
6. 다수개의 메모리셀과 셀이 연결되어있는 비트라인과 비트라인바를 가지고 있으며 셀의 데이타를 증폭시켜주는 비트라인 센스앰프를 가지고 있는 일반적인 반도체 메모리소자에서 특정 컬럼어드레스에 의해 활성화되는 컬럼선택라인이 메모리셀의 비트라인 및 비트라인바에 연결되지 않고 특정 캐시(Cache) 트랜지스터를 활성화시켜 비트라인 및 비트라인바의 데이타를 단일라인의 데이타로 변환시켜주어 이를 전류검출회로를 사용하여 리드(read)동작을 함을 특징으로하는 반도체 메모리장치