KR19990063443A - 반도체 장치 - Google Patents

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가네꼬 히사시
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Abstract

다수의 메모리 셀이 어레이 형태로 배열된 하나 이상의 메모리 셀 어레이 영역을 갖는 반도체 장치에 있어서, 메모리 셀 어레이 영역의 최외곽 엣지부에 하나 이상의 엣지부가 위치한다. 상기 엣지부에 게이트가 배열되고, 상기 게이트에 인접하여 위치한다. 상기 게이트와 커패시터 접촉부 간의 단락을 방지하기 위해, 상기 게이트는 메모리 셀 어레이 영역의 외부 방향으로 소정 거리 벗어나 있다.

Description

반도체 장치
본 발명은 반도체 장치에 관한 것이며, 구체적으로는, 메모리 셀 어레이 영역의 최외곽 엣지부에 있어서, 커패시터 접촉부와 게이트 간의 단락을 방지하기 위한 반도체 장치에 관한 것이다.
종래의 반도체 장치에서는, 단일 메모리 셀을 반복적으로 배열하여 메모리 셀 어레이를 형성한다. 그러나, 메모리 셀 어레이 영역 내부의 반복부에서의 장치 형상은 메모리 셀 어레이 영역의 최외곽 엣지에서의 장치 형상과는 상이하다. 결과적으로, 최외곽 엣지부에서 커패시터 접촉부와 게이트 간의 단락이 발생하기 쉽다.
특히, 상기 단락은 다음과 같이 발생한다.
메모리 셀 어레이 영역내에 장치 분리 영역(장치 격리 영역)을 형성할 때, 메모리 셀 어레이 영역의 최외곽 엣지부내의 장치 분리 영역은, 메모리 셀 어레이 영역 내부의 장치 분리 영역보다 불가피하게 두껍게 형성된다.
이러한 상황하에서, 메모리 셀 영역내에 게이트를 형성할 때, 메모리 셀 어레이 영역의 최외곽부의 게이트는 메모리 셀 어레이 영역 내부의 게이트보다 높은 위치에 형성된다.
다음 단계에서, 층간 절연막을 증착한 후에, 커패시터 접촉부들은, 메모리 셀 어레이 영역의 내부 부분과 최외곽 엣지부에서 각각 개방된다.
이 경우에, 커패시터 접촉부가 테이퍼 형상으로 에칭되면, 최외곽 엣지부에서 커패시터 접촉부와 게이트 사이에 마진이 없어져, 단락이 쉽게 발생한다. 결과적으로, 제조 수율이 대폭 감소한다.
이 때, 메모리 셀 어레이 영역 내부의 반복 간격과 동일한 간격으로 최외각 엣지부에 게이트가 배열되면, 최외곽 엣지부에서 커패시터 접촉부와 게이트 사이에서 단락이 발생하기 쉽다.
또한, 최외곽 엣지부에서의 커패시터 접촉부와 게이트 간의 정렬 오차에 대한 마진이, 제조공정 중에 최외곽 엣지부에 의해 제한된다.
상술된 단락을 해결하기 위해, 두 가지 종래기술이 제안되었다.
제 1 종래기술에서는, 용장 더미 패턴을 메모리 셀 어레이 영역의 최외곽 엣지부에 삽입한다. 특히, 장치 분리 영역, 확산영역, 게이트 커패시터 접촉부, 및 전하 축적용 폴리실리콘이 최외곽 엣지부의 열에 위치한다.
제 2 종래기술에서는, 커패시터 접촉부 내부에 측벽 절연막을 형성한다. 이 공정은 측벽 접촉 공정으로 불린다. 이 경우에, 커패시터 접촉부를 개방하여 게이트가 노출되어도, 측벽 절연막에 의해 게이트가 보호된다. 결과적으로, 게이트와 커패시터 접촉부 간의 단락이 방지될 수 있다.
그러나, 제 1 종래기술에서는, 용장 더미 패턴이 메모리 셀 어레이 영역의 최외곽 엣지부에 배열되기 때문에, 낭비되는 면적이 증가하여, 결과적으로 불가피하게 칩의 크기가 커진다.
반면에, 제 2 종래기술에서는, 산화막의 CVD 성장 및 건식 에치백 공정을 실행해야 하기 때문에, 부가적인 제조공정이 증가한다. 따라서, 작업시간이 길어지고 또한 생산성이 저하된다.
따라서, 본 발명의 목적은, 메모리 셀 어레이 영역의 최외곽 엣지부에 있어서, 커패시터 접촉부와 게이트 간의 단락이 쉽게 발생하지 않는 반도체 장치를 제공하는 것이다.
본 발명의 다른 목적은, 제조 마진을 확보할 수 있고 제조수율을 향상시킬 수 있는 반도체 장치를 제공하는 것이다.
본 발명의 또다른 목적은, 더미 패턴의 배열로 인한 칩 크기의 불필요한 증가 없이, 메모리 셀 어레이 영역의 최외곽 엣지부에서 커패시터 접촉부와 게이트 간의 단락을 방지할 수 있는 반도체 장치를 제공하는 것이다.
본 발명에 따르면, 반도체 장치는 하나 이상의 메모리 셀 어레이 영역을 구비하며, 이 메모리 셀 어레이 영역내에, 다수의 메모리 셀이 어레이 형태로 배열된다.
그러한 구조에 있어서는, 메모리 셀 어레이 영역의 최외곽 엣지부에 하나 이상의 엣지부가 위치한다.
메모리 셀 어레이 영역의 내부에 소정의 제 1 간격으로 제 1 게이트들이 반복적으로 배열된다. 또한, 엣지부에 제 2 간격으로 제 2 게이트가 배열된다. 본 발명의 이 조건에 있어서, 제 1 간격은 제 2 간격과 상이하다.
특히 제 2 간격은 제 1 간격 보다 넓다. 즉, 제 2 게이트는 메모리 셀 어레이 영역의 외부 방향으로 미리 선택된 거리 만큼 벗어난다. 예를 들어, 상기 미리 선택된 거리는 0.02 내지 0.1 ㎛ 범위내에 속한다.
또한, 제 1 게이트들 중 하나와 제 2 게이트 사이에 커패시터 접촉부가 형성된다. 이때, 제 2 게이트가 커패시터 접촉부와 접촉하는 것을 방지하기 위해 제 2 게이트는 외부방향으로 벗어난다. 이 경우에, 커패시터 접촉부는 테이퍼 형상으로 형성된다.
또한, 제 1 게이트들 중 일부는 제 1 장치 분리 영역상에 형성되고, 제 2 게이트는 제 2 장치 분리 영역상에 배열된다. 이 경우에, 제 2 장치 분리 영역의 두께는 제 1 장치 분리 영역의 두께 보다 두껍다. 결과적으로, 제 2 게이트의 높이는 제 1 게이트의 높이 보다 높다.
이러한 조건에서는, 커패시터 접촉부가 테이퍼 형상으로 형성되어도, 메모리 셀 어레이 영역의 최외곽 엣지부에서 커패시터 접촉부와 제 2 게이트 사이의 단락은 발생하기 어렵다.
더구나, 커패시터 접촉부를 형성하는 단계에서 정렬오차가 발생하더라도, 제조 한계는 최외곽 엣지부에 의존하지 않는다.
전술한 바와 같이, 최외곽 엣지부에서의 제 2 게이트가, 메모리 셀 어레이 영역 내부의 반복 간격에 비하여 외부로 0.02 내지 0.1 ㎛ 벗어남으로써, 최외곽 엣지부에서 커패시터 접촉부와 제 2 게이트 간의 마진이 확보되어 단락이 방지된다.
또한, 더미 패턴의 배열로 인한 칩 크기의 불필요한 증가 없이, 최외곽 엣지부에서의 커패시터 접촉부와 제 2 게이트 간의 단락이 방지된다.
더구나, 산화막의 CVD 성장 및 에치백 공정 등의 부가적인 단계가 불필요하기 때문에, 작업시간이 단축되고, 생산성이 향상된다.
도 1 은 종래의 반도체 장치의 문제점을 도시하는 모식 단면도이다.
도 2 는 제 1 종래기술에 따른 반도체 장치를 도시하는 단면도이다.
도 3 은 제 2 종래기술에 따른 반도체 장치를 도시하는 단면도이다.
도 4 는 본 발명의 실시예에 따른 반도체 장치를 도시하는 평면도이다.
도 5 는 본 발명의 실시예에 따른 반도체 장치를 도시하는 단면도이다.
* 도면의주요부분에대한부호의설명 *
11, 12 : 소자 분리 영역 13, 14 : 게이트
15 : 층간 절연막 16, 17 : 커패시터 접촉부
18 : 더미 패턴 19 : 측벽 절연막
22 : 메모리 셀 어레이 영역 23 : 최외곽 엣지부
24 : 센스 증폭부 25 : 칼럼 디코더부
본 발명을 보다 잘 이해하기 위하여 도 1 내지 도 3 을 참조하여 종래의 반도체 장치를 먼저 설명할 것이다. 상기 반도체 장치는 본 명세서의 전제부에서 언급된 종래의 반도체 장치에 상당하는 것이다.
먼저, 도 1 에 도시된 바와 같이, 메모리 셀 어레이 영역내에 다수의 게이트(13 및 14)들이 배열된다. 이 경우에, 커패시터 접촉부(16 및 17)들은 장치 형성 영역(18)과 장치 분리(격리) 영역(11 및 12) 사이에 형성된다.
메모리 셀 어레이 영역내에 장치 분리 영역(11 및 12)들이 형성될 때, 메모리 셀 어레이 영역의 최외곽 엣지부의 장치 분리부(12)는, 메모리 셀 어레이 영역 내부의 장치 분리 영역(11)에 비해 두껍게 형성된다.
이는, 메모리 셀 어레이 영역내에서는 장치 분리 영역(11)을 형성하기 위한 폭이 협소하여, 최외곽 엣지부의 장치 분리 영역(12)에서 보다 분리 산화막의 성장이 억제되기 때문이다.
이러한 상황하에서 게이트(13 및 14)가 메모리 셀 어레이 영역내에 형성되면, 메모리 셀 어레이 영역내의 최외곽 엣지부의 게이트(14)는, 메모리 셀 어레이 영역내부의 게이트(13)보다 높은 위치에 형성된다.
다음 단계에서, 층간 절연막(도시 않음)이 증착된 후에, 메모리 셀 어레이 영역의 내부 및 최외곽 엣지부 각각에 커패시터 접촉부(16 및 17)가 개방된다. 이 경우에, 도 1 에 도시된 바와 같이, 커패시터 접촉부(17)가 테이퍼 형상으로 에칭되면, 커패시터 접촉부(17)와 최외곽 엣지부의 게이트(14)사이에 마진이 없고 따라서, 단락이 쉽게 발생한다.
이 경우에, 최외곽 엣지부의 게이트(14)가 메모리 셀 어레이 영역내부의 반복 간격과 동일한 간격으로 배열되면, 커패시터 접촉부(17)와 최외곽 엣지부의 게이트(14)사이에 단락이 발생하기 쉽다.
또한, 제조 중에, 커패시터 접촉부(17)와 게이트(14)사이의 정렬오차에 대한 마진은 최외곽 엣지부에 의해 제한된다.
도 2 를 참조하여 제 1 종래기술이 설명될 것이다.
제 1 종래기술에서는, 메모리 셀 어레이부(22)내에 용장 더미 패턴(18)이 삽입된다. 특히, 장치 분리 영역(12), 확산영역, 게이트(13), 커패시터 접촉부(16 및 17), 및 전하 축적용 폴리실리콘이 메모리 셀 어레이 영역(22)의 최외곽 엣지부의 열에 위치한다.
좀더 구체적으로, 도 2 의 점선 A 를 기준으로 오른쪽의 메모리 셀 어레이 영역(22)의 최외곽 엣지부에 더미 패턴 영역(18)이 설정된다.
따라서, 도 2 에 도시된 바와 같이, 메모리 셀 어레이 영역(22)의 최외곽 엣지부에 더미 패턴(18)이 삽입된다. 이러한 구조에 있어서는, 최외곽 엣지부에서 커패시터 접촉부(17)와 게이트(14)간의 단락이 발생하더라도, 더미 패턴들 간의 단락이기 때문에 생산품은 불량이 되지 않는다.
따라서, 최외곽 엣지부의 장치 분리 영역(산화막)(12) 및 게이트(14)는, 메모리 셀 어레이 영역(22)내부의 것들과 실질적으로 동일한 형상으로 형성된다. 결과적으로, 제 1 종래기술에 있어서, 단락에 의한 결함은 발생하기 어렵다.
이어서, 도 3 을 참조하여 제 2 종래기술이 설명될 것이다.
도 3 에 도시된 바와 같이, 커패시터 접촉부(16 및 17)가 개방된 후, 공지의 CVD 공정으로 산화막이 증착되고, 증착된 산화막이 건식 에치백 됨으로써, 커패시터 접촉부(16 및 17)의 측벽의 내부에 측벽 절연막(19)이 형성된다.
이 경우에, 커패시터 접촉부(17)를 개방하여 게이트(14)가 노출되어도, 게이트(14)는 산화막의 측벽 절연막(19)에 의해 보호된다. 결과적으로, 단락의 가능성을 회피할 수 있다.
그러나, 제 1 종래기술에서는, 용장 더미 패턴(18)이 메모리 셀 어레이 영역(22)의 최외곽 엣지부에 배열되기 때문에, 낭비면적이 크게 증가하고, 결과적으로 칩 크기가 불가피하게 커진다.
반면에, 제 2 종래기술에서는, 산화막의 CVD 성장과 건식 에치백 공정을 실행함으로써, 부가적인 제조공정이 증가한다. 결과적으로 작업시간이 길어지고 또한 생산성이 저하된다.
상술된 문제점들을 고려하여, 본 발명은, 메모리 셀 어레이 영역의 최외곽 엣지부에서 커패시터 접촉부와 게이트 간의 단락이 쉽게 발생하지 않는 반도체 장치를 제공한다.
도 4 및 도 5 를 참조하여 본 발명의 실시예에 따른 반도체 장치를 설명할 것이다.
도 4 에 도시된 바와 같이, 반도체 장치(메모리 장치)는 다수의 메모리 셀 어레이 영역(22), 센스 증폭부(24)(sense amplification portion) 및 칼럼 디코더부(25)를 포함한다. 여기에서, 참조번호 23 은 메모리 셀 어레이 영역(22)의 최외곽 엣지부를 나타낸다. 이 최외곽 엣지부(23)는 도 2 에 도시된 전술된 더미 패턴이 삽입되는 영역에 해당한다.
따라서, 반도체 장치는 다수의 메모리 셀이 어레이 형태로 배열되어 있는 메모리 셀 어레이 영역(22)을 갖는다. 이 경우에, 도 5 에 도시된 바와 같이, 메모리 셀 어레이 영역(22) 내의 최외곽 엣지부(23)의 게이트(14)는, 메모리 셀 어레이 영역(22)내부의 게이트(13)들 간의 간격보다 넓은 간격으로 배열된다.
특히, 최외곽 엣지부(23)에 위치한 메모리 셀 어레이 영역(22)내의 게이트(14)는, 도 5 의 화살표(A)가 지시하는 외부방향으로 소정거리 만큼 의도적으로 벗어나 있다.
좀더 구체적으로는, 최외곽 엣지부(23)에 위치한 게이트(14)는, 메모리 셀 어레이 영역(22)내에 동일 간격으로 반복되는 게이트(13)와 비교하여, 외부 방향으로 0.02 내지 0.1 ㎛ 벗어나 있다.
본 실시예에 있어서, 최외곽 엣지부(23)의 장치 분리 영역(12)은, 메모리 셀 어레이 영역(22)내의 장치 분리 영역(11)과 비교하여 더 두껍게 형성된다.
또한, 커패시터 접촉부(16 및 17)가 테이퍼 형상으로 형성되어도, 메모리 셀 어레이 영역(22)의 최외곽 엣지부(23)에서의 커패시터 접촉부(17)와 게이트(14) 간의 단락은 방지된다.
더구나, 커패시터 접촉부(17)를 형성하는 동안 정렬오차의 한계가 메모리 셀 어레이 영역(22)의 최외곽 엣지부(23)에 의해 결정되지 않는다.
또한, 도 2 에 도시된 더미 패턴(18)이 삽입되는 경우와 비교하여 칩 크기가 면적에 있어서, 커지지 않는다. 즉, 각 메모리 셀 어레이 영역(22)의 최외곽 엣지부(23)에 더미 패턴(18)이 배열될 때, 더미 패턴(18)의 크기 × 엣지의 수 만큼 칩의 한변이 커진다.
도 2 에 도시된 더미 패턴(18)의 크기가 4 ㎛ 이고, 16 셀군에서 반복수가 32 라고 가정한 경우에, 칩의 한변은 32 × 4 = 128 ㎛ 로 극히 커져버린다.
반면에 본 발명에서는, 게이트가 벗어난 양 × 엣지의 수 만큼 칩의 한변이 커진다. 도 5 에서, 최외곽 엣지부(23)에서 게이트(14)가 벗어난 양이 0.1 ㎛, 엣지의 수가 32 라고 가정하면, 칩 한변은 32 × 0.1 = 3.2 ㎛ 이고, 이는 상술된 경우와 비교할 때 극히 작은 양이다.
도 2 에 도시된 더미 패턴(18)의 크기를 도 5 에 도시된 게이트(14)의 벗어난 양과 비교하면 이 사실이 명확해진다. 이 경우에, 메모리 장치가 대용량의 커패시티를 갖고, 분할수가 증가하면, 그 차이는 보다 현저해진다.
따라서, 본 발명에 따르면, 메모리 셀 어레이 영역의 최외곽 엣지부에서, 커패시터 접촉부와 게이트 간의 단락이 쉽게 발생하지 않고,
제조 마진을 확보할 수 있으며 제조수율을 향상시킬 수 있고,
더미 패턴의 배열로 인한 칩 크기의 불필요한 증가 없이, 메모리 셀 어레이 영역의 최외곽 엣지부에서 커패시터 접촉부와 게이트 간의 단락을 방지할 수 있는 반도체 장치를 제공할 수 있다.

Claims (12)

  1. 다수의 셀이 어레이 형태로 배열된 하나 이상의 메모리 셀 어레이 영역을 갖는 반도체 장치로서,
    상기 메모리 셀 어레이 영역의 최외곽 엣지부에 위치한 하나 이상의 엣지부,
    상기 메모리 셀 어레이 영역의 내부에 제 1 소정 간격으로 반복 배열된 제 1 게이트들, 및
    상기 엣지부에 제 2 소정 간격으로 배열된 하나 이상의 제 2 게이트를 구비하며, 상기 제 1 간격이 제 2 간격과 상이한 것을 특징으로 하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 제 2 간격이 상기 제 1 간격보다 넓은 것을 특징으로 하는 반도체 장치.
  3. 제 2 항에 있어서,
    상기 제 2 게이트가, 상기 메모리 셀 어레이 영역의 외부 방향으로 소정 거리 만큼 벗어나는 것을 특징으로 하는 반도체 장치.
  4. 제 3 항에 있어서,
    상기 소정 거리가 0.02 내지 0.1 ㎛ 범위 내에 속하는 것을 특징으로 하는 반도체 장치.
  5. 제 3 항에 있어서.
    커패시터 접촉부가 상기 제 1 게이트 중의 하나와 상기 제 2 게이트 사이에 형성되고,
    상기 제 2 게이트와 상기 커패시터 접촉부가 접촉하는 것을 방지하기 위해, 상기 제 2 게이트가 외부 방향으로 벗어나는 것을 특징으로 하는 반도체 장치.
  6. 제 5 항에 있어서,
    상기 커패시터 접촉부가 테이퍼 형상으로 형성되는 것을 특징으로 하는 반도체 장치.
  7. 제 1 항에 있어서,
    상기 제 1 게이트들 중 일부는 제 1 장치 분리 영역상에 형성되고 상기 제 2 게이트는 제 2 장치 분리 영역상에 형성되며,
    상기 제 2 장치 분리 영역의 두께가 상기 제 1 장치 분리 영역의 두께 보다 두꺼운 것을 특징으로 하는 반도체 장치.
  8. 제 7 항에 있어서,
    상기 제 2 게이트의 높이가 상기 제 1 게이트의 높이 보다 높은 것을 특징으로 하는 반도체 장치.
  9. 다수의 메모리 셀이 어레이 형태로 배열된 하나 이상의 메모리 셀 어레이 영역을 갖는 반도체 장치로서,
    상기 메모리 셀 어레이 영역의 최외곽 엣지부에 위치한 하나 이상의 엣지부,
    상기 엣지부에 배열된 하나 이상의 게이트, 및
    상기 게이트에 인접하여 위치한 커패시터 접촉부를 구비하며,
    상기 게이트와 상기 커패시터 접촉부 간의 단락을 방지하기 위해, 상기 게이트가, 상기 메모리 셀 어레이 영역의 외부 방향으로 소정 거리 만큼 벗어나는 것을 특징으로 하는 반도체 장치.
  10. 제 9 항에 있어서,
    상기 소정 거리가 0.02 내지 0.1 ㎛ 범위 내에 속하는 것을 특징으로 하는 반도체 장치.
  11. 제 9 항에 있어서,
    상기 커패시터 접촉부가 테이퍼 형상으로 형성되는 것을 특징으로 하는 반도체 장치.
  12. 제 9 항에 있어서,
    상기 게이트가 장치 분리 영역상에 형성되는 것을 특징으로 하는 반도체 장치.
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