KR19990062578A - 제조된 집적 회로를 위한 재사용 가능 및 구성 가능 자체 테스트 제어기를 제공하기 위한 방법 및 시스템b - Google Patents

제조된 집적 회로를 위한 재사용 가능 및 구성 가능 자체 테스트 제어기를 제공하기 위한 방법 및 시스템b Download PDF

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Abstract

내장된 다수의 메모리 유닛을 구비한 집적 회로 장치를 제조하기 위한 방법 및 시스템이 개시되었다. 먼저, 집적 회로 장치에 하나의 재사용 가능 및 구성 가능 테스트 회로가 제조된다. 그 다음에, 상기 집적 회로 장치에 내장된 각 메모리 유닛의 개수와 타입을 식별한다. 마지막으로, 상기 각 메모리 유닛의 개수와 타입을 식별하는 것에 응답하여, 다수의 다양한 메모리 유닛이 내장된 다수의 집적 회로 장치에 사용하기 위하여 단 하나의 재사용 가능 및 구성 가능 테스트 회로가 필요하도록 상기 하나의 재사용 가능 및 구성 가능 회로를 구성한다. 상기 하나의 재사용 가능 및 구성 가능 테스트 회로는 상기 집적 회로 장치의 고정된 코어의 내부 또는 외부에 배치된다. 또한, 상기 하나의 재사용 가능 및 구성 가능 테스트 회로는 상태 머신, 어드레스 카운터, 비교 레지스터 및 데이터 패턴 생성기를 포함하는 계층적 메모리 구성을 구비한 어레이 내장 자체 테스트 제어기를 포함할 수 있다.

Description

제조된 집적 회로를 위한 재사용 가능 및 구성 가능 자체 테스트 제어기를 제공하기 위한 방법 및 시스템
본 발명은 반도체 장치(semiconductor device)에 관한 것으로서, 특히 집적 회로 장치(integrated circuit device)를 위한 구성 가능한 자체 테스트(configurable self-test)에 관한 것이다.
집적 회로가 발전함에 따라 점점 더 많은 회로 장치들과 결과적으로 점점 더 많은 회로 및 회로 기능들이 하나의 실리콘 웨이퍼(silicon wafer)의 마이크로 칩(micro chip)에 배치될 수 있게 되었다. 이러한 회로들은 서로 다른 다양한 기능을 수행하며, 상기 회로들은 특정의 제품에 사용되기 전에 반드시 테스트를 거쳐야 한다. 시간의 경과와 함께 집적도가 증가함에 따라, 메모리 어레이들이 동일한 실리콘 칩에 로직(logic)과 함께 통합되었다. 그리하여, 실리콘 마이크로칩의 VLSI(very-large-scale integration)와 같은 높은 집적도의 로직 회로는 테스트 엔지니어에게 심각한 문제를 가져다주었다. VLSI 반도체 회로의 발전과 함께, 게이트(gate), 플립플롭(flip-flop) 및 메모리(memory)와 같은 집적된 칩상의 다수의 회로 요소(circuit element)들이 엄청난 수로 확대되었다. 이러한 확대는 원래의 제조 테스트와 실제 사용 중의 테스트 모두에서 칩을 테스트하는 데에 커다란 문제를 가져왔다.
테스트 생성(test generation) 및 오류 시뮬레이션(fault simulation)의 복잡성과 비용은 회로 요소 수의 증가와 더불어 증가되었다. 하나의 칩에 대한 테스트 생성 및 오류 시뮬레이션 비용은 대략 칩의 게이트와 플립플롭의 수의 세제곱에 비례하여 증가한다는 것은 집적 회로 기술 분야에서 이미 널리 알려져 있다. 이와 유사하게, 테스트의 길이와 수행 시간은 칩의 복잡성이 증가함에 따라 증가한다. 제조가 증가함에 따라 칩의 제조 비용은 감소될 것으로 기대되므로, 테스트 비용이 전체 칩 비용의 상당한 부분이 된다.
상기와 같은 복잡한 회로의 기능 테스트를 관리하기 위하여, VLSI 칩은 개별적으로 테스트할 수 있는 블록(block)으로 구분되어야 한다. 그 다음에 결함이 있는 VLSI 회로는 다양한 테스트 방법에 의하여 가려낼 수 있다. 예를 들어, 온-칩 메모리(on-chip memory) 테스트의 속도를 증가시키기 위하여, 상기 메모리 어레이의 입력 및 출력(즉, I/O)을 주요 I/O로 멀티플렉싱(multiplexing)하여, 테스터(tester)가 상기 어레이 입력에 대한 직접적인 제어를 구비하고, 상기 어레이 출력의 직접적인 관찰 가능성을 구비할 수 있게 한다. 상기와 같은 테스트 접근 방식의 문제점의 하나는 병렬로 다수의 어레이를 테스트하기 위하여 충분한 I/O가 칩에 존재하지 않는 경우에는 어레이의 테스트를 직렬로 수행하여야 한다는 것이다. 상기와 같은 방법은 고비용이고 많은 시간을 소요하는 것이며, 일반적으로 상기 칩을 병렬로 테스트할 수 없다는 사실로 인하여 비효율적인 것이다. 성능의 퇴화(performance degradation)도 또한 이러한 타입의 테스트 방식의 부산물이다.
상기 테스터의 이러한 고비용의 병목을 완화하기 위하여, 어레이 내장 자체 테스트(Array Built In Self Test ; ABIST)라는 개념이 도입되었다. ABIST는 메모리 어레이의 제조상의 결함을 검출하기 위하여 설계되어 상기 메모리 어레이와 동일한 실리콘에 구현된 특별한 로직이다. 상기 ABIST 로직은 전체 어드레스 범위에 걸쳐 어드레스를 증가시키고 감소시키면서 상기 메모리 어레이로의 또한 그로부터의 패턴을 기록하고 독출한다. 기록 및 독출 동작이 성공적이었는가를 판단하기 위하여 상기 어레이를 독출한 후에 매번 비교를 수행한다. 비교에 오류가 있는 경우에는 메모리 어레이 실리콘에 결함이 있다는 것을 나타낸다.
이전의 ABIST 기술 설계에서는, 테스트하려는 각 장치에 대한 별개의 ABIST 테스트 유닛이 집적 회로에 제공되었다. 이러한 접근 방식은 다수의 어레이를 동시에 테스트할 수 있는 이점을 제공하여, 각 ABIST 제어기가 차지하는 실리콘 영역을 손해보는 대신에 테스트 시간이 가장 커다란 메모리 어레이를 테스트하는데 소요되는 시간으로 한정되었다. 그리하여, 각 메모리 장치에 대하여 별개의 ABIST 제어기가 필요하였다.
여러 가지 사이즈의 여러 가지 메모리 장치를 테스트하는 데에 사용될 수 있는 하나의 ABIST 제어기를 위하여 다른 ABIST 테스트 설계가 제공되었다. 그러나, 하나의 ABIST 제어기는 특정한 어레이의 조합과 고정된 어레이 사이즈에 대하여만 설계되어 사용될 수 있었다. 하나의 어레이 사이즈의 간단한 변화만으로 상기 ABIST 제어기가 동작할 수 없도록 할 수 있기 때문에 상기와 같은 접근 방식은 한계를 갖는다.
집적도가 증가함에 따라, 집적 회로 테스트 기술 분야에 이미 널리 알려진 코어 및 ASIC(core-plus ASIC)(이하, C+A라 함) 또는 시스템-온-실리콘(system-on-silicon) 설계가 증가되었고, 이것은 다시 설계의 재사용에 대한 요구를 증가시켰다. 이것은, 원하는 애플리케이션을 위하여 요구되는 정도만큼 부속된 다양한 사이즈의 메모리 어레이를 구비한 고정된 코어의 사용을 요하는 C+A 설계와 같은 테스트 설계에서 특히 명백하다. 그러나, 그러한 경우에는 C+A 설계와 같은 설계와 함께 상기한 바와 같은 오래된 테스트 접근 방식을 사용하는 것은 매우 어렵다. 각 어레이에 대하여 별개의 ABIST 제어기를 구비하는 방법은 실리콘의 영역을 낭비하게 되고, 서로 다른 사이즈의 어레이 각각에 대하여 별개의 설계를 요한다. 고정된 어레이 사이즈에 대하여 하나의 제어기를 제공하는 방식은 영역을 절약하지만, 서로 다른 사이즈의 조합을 위하여는 재설계되어야만 한다. 적시에 출시하는 것이 중요한 비코어 및 ASIC 설계에도 역시 동일한 문제가 있다.
상기한 바와 같이, 서로 다른 사이즈의 메모리 어레이의 집적 회로 장치를 테스트하는 데에 사용될 수 있는 ABIST 설계에 대한 요구가 존재함을 알 수 있다. 상기의 접근 방식은 이하에서 기술되는 바와 같이 본 발명에 의하여 해결되는데, 고정된 코어 내부 또는 그 외부의 다양한 서로 다른 사이즈의 메모리 어레이를 테스트하기 위하여 사용될 수 있는 하나의 재사용 가능 및 구성 가능 ABIST 제어기가 제공된다.
따라서, 본 발명의 목적은 개선된 반도체 장치를 제공하는 것이다.
본 발명의 다른 목적은 집적 회로 장치를 위한 개선된 자체 테스트를 제공하는 것이다.
본 발명의 또 다른 목적은, 2n의 배수, 형상(shape) 및 체제(hierarchy)에 상관없이 다양한 사이즈의 메모리 장치를 테스트하기 위하여 사용될 수 있는 집적 회로 장치를 위한 개선된 구성 가능한 내장 자체 테스트(configurable built in self-test)를 제공하는 것이다.
상기한 목적은 이하에 기술되는 바와 같이 달성된다. 즉, 처음에, 하나의 재사용 가능 및 구성 가능 테스트 회로를 집적 회로 장치 내에 제조한다. 그 다음에, 상기 집적 회로 장치에 함께 형성된 각 메모리 유닛의 개수와 타입을 식별한다. 마지막으로, 각 메모리 유닛의 개수와 타입을 식별하는 것에 응답하여 상기 하나의 재사용 가능 및 구성 가능 테스트 회로를 구성하되, 그에 내장된 다수의 다양한 메모리 유닛을 구비한 다수의 집적 회로 장치에 사용하는 데에 단 하나의 테스트 회로만이 요구되도록 한다. 상기 하나의 재사용 가능 및 구성 가능 테스트 회로는 상기 집적 회로 장치의 고정된 코어의 내부 또는 외부에 배치될 수 있다. 또한, 상기 하나의 재사용 가능 및 구성 가능 테스트 회로는, 상태 머신(state machine), 어드레스 카운터(address counter), 비교 레지스터(compare register) 및 데이터 패턴 생성기(data pattern generator)를 포함하는 계층적 메모리 구성을 구비한 어레이 내장 자체 테스트(ABIST)를 포함한다.
도 1은 메모리 어레이와 인터페이스된 종래의 ABIST 제어기를 도시한 도면.
도 2는 종래의 다중 ABIST 테스트 구성을 개념적으로 도시한 블록도.
도 3은 기지의 고정된 메모리 어레이 사이즈를 위한 종래의 단일 ABIST를 도시한 도면.
도 4는 고정된 코어 및 부속 메모리 어레이를 도시한 도면.
도 5는 본 발명의 바람직한 실시예에 의한 구성 가능 ABIST 제어기를 도시한 도면.
도 6은 본 발명의 바람직한 실시예에 의한 구성 가능 ABIST 제어기의 블록도.
도 7은 본 발명의 바람직한 실시예에 의하여 다수의 사이즈의 메모리를 검출하기 위한 조합 로직을 도시한 블록도.
도 8은 본 발명의 바람직한 실시예에 의한 세 개의 메모리 어레이의 메모리 구성을 도시한 도면.
도 9는 본 발명의 바람직한 실시예에 의한 진단을 겸한 단일 비교를 위한 비교 생성을 도시한 도면.
* 도면의 주요 부분의 부호의 설명
12 : ABIST 제어기 14 : 메모리 어레이
16 : 비교 로직 18 : 비교 출력 라인
20 : ABIST 라인 21 : 제어 라인
33 : 2:1 멀티플렉서 회로
본 발명의 특징으로 간주되는 신규한 구성은 이하의 특허청구범위에 개시하였다. 그러나, 본 발명의 바람직한 실시 형태, 목적 및 이점과 함께 본 발명 자체는 첨부된 도면과 함께 이하의 바람직한 실시예에 관한 상세한 설명에 의하여 보다 잘 이해될 수 있을 것이다.
도 1을 참조하면, 메모리 어레이(14)와 인터페이스된 종래의 ABIST 제어기(12)의 개념적 블록도가 도시되었다. 메모리 어레이(14)는 DUT로 표시되었는데, 이는 테스트 중인 장치(device under test)의 두문자어(acronym) 표기이다. ABIST 제어기(12)는 비교 출력 라인(compare out line)(18)을 통해 비교 로직(compare logic)(16)에 접속된다. 비교 로직(16)은 비교 출력 라인(18)을 통해 ABIST 제어기(12)로의 입력을 제공한다. ABIST 제어기(12)는 또한 제어 라인(21)을 통해 메모리 어레이(14)에 접속된다. ABIST 제어기(12)는 제어 라인(21)을 통해 메모리 어레이(14)에 출력 제어 데이터를 제공한다. 또한, ABIST 제어기(12)는 ABIST 라인(20)을 통해 2:1 멀티플렉서 회로(33)에 ABIST 데이터를 공급한다. 외부의 소스(source)(도시되지 않음)로부터 상기 멀티플렉서로 기능적 데이터(functional data)가 또한 제공된다. (이 기능적 데이터는 기능적 데이터 라인(22)을 통해 멀티플렉서 회로(33)로 공급된다.) 상기 멀티플렉서는 멀티플렉스 동작(multiplex operation)을 처리하는 책임을 맡는다. 멀티플렉스 동작은 개별 신호의 본성(identity)을 상실하지 않은 채 복수의 신호를 하나의 경로로 선택할 수 있게 한다. 다양한 신호들이 상기 멀티플렉서로 입력되며, 그것은 신호의 특정한 파라미터(parameter)에 따라 상기 입력에 대한 전송 경로를 할당하는데 사용된다. 본 발명의 기술 분야에서 통상의 지식을 가진 자라면, 여기에서 사용된 상기 라인(line)이라는 용어가 하나의 라인이나 또는, 예컨대 특정의 장치 또는 회로 구성의 어드레스 라인 출력 또는 입력을 형성하는 다수의 라인을 칭하는 것이라는 점을 인식할 것이다. 실제로 다수의 라인 대신에 하나의 라인이 사용되었는지에 대한 선택은 본 발명을 구현하는 사람이나 그 바람직한 실시예에 달려있다.
그 다음에, 상기 멀티플렉서로부터의 출력은 어드레스 입력 데이터로서 라인(32)을 통해 메모리 어레이(14)로 공급된다. ABIST 제어기(12)로부터의 출력도 또한 ABIST 라인(24)을 통해 도 1에서 멀티플렉서 회로(35)로서 표시된 다른 2:1 멀티플렉서 회로로 공급된다. 또한, 기능적 데이터 라인(29)은 멀티플렉서 회로(35)로의 입력을 제공한다. 외부의 소스(도시되지 않음)로부터의 기능적 데이터가 기능적 데이터 라인(29)을 통해 멀티플렉서 회로(35)로 제공된다. 멀티플렉서 회로(35)로부터의 출력은 데이터 입력(data in) 라인(30)을 통해 메모리 어레이(14)에 데이터 입력(data in)으로서 공급된다. 또한, ABIST 라인(24)은 비교 로직(16)으로의 입력으로 연결된다. 메모리 어레이(14)로부터의 출력도 또한 비교 로직(16)으로 공급된다. ABIST 제어기(12)는, 전체 어드레스 범위에 걸쳐 증가시키기도 하고 감소시키기도 하면서, 메모리 어레이(14)로의 또한 그로부터의 패턴을 기록하고 독출한다. 메모리 어레이(14)를 매번 독출한 다음에는, 그 기록 및 독출 동작이 성공적이었는가를 판단하기 위하여 비교를 수행한다. 비교에 오류가 있는 경우에는 메모리 어레이 실리콘에 결함이 있다는 것을 나타낸다.
이러한 상황에서의 메모리는 보다 크고 복잡한 메모리를 형성하기 위하여 결합된 보다 작은 다수의 메모리의 계층 구조를 포함한다. 계층적 어레이를 사용하도록 이끈 주요 설계 고려 사항은 성능이다. 각 어레이 사이즈는 비트 폭(bit width)과 워드 길이(word length)에 의하여 정의된다. 서브 어레이(sub-array)들은 전형적으로 공통의 워드 길이와 비트 폭을 공유한다.
도 2는 종래의 다중 ABIST 테스트 구성(40)을 도시한다. 현재의 집적 회로에서는 하나의 칩에 다수의 메모리들을 포함시키는 것이 드문 일은 아니다. 예를 들어, 내장 제어기들은, 명령 캐시(instruction cache)로서 기능하는 메모리 어레이와 데이터 캐시로서 기능하는 다른 메모리 어레이를 포함할 수 있다. 상기와 같은 어레이를 테스트하기 위한 하나의 접근 방법으로서, 각 메모리 어레이를 테스트하기 위한 개별적이고 고유한 ABIST 엔진(engine)을 제공하는 것이 있다. 도 2에 상기와 같은 테스트 방법의 한 예가 도시되었다. 도 2에서는, 메모리 어레이 또는 메모리 장치를 여러 가지 사이즈와 모양의 사각형으로 나타내었다. 제 1 메모리 어레이(48)는 제 1 ABIST 제어기(42)에 연결되고, 제 2 메모리 어레이(50)는 제 2 ABIST 제어기(44)에 연결된다. 마지막으로, 제 3 메모리 어레이(52)는 제 3 ABIST 제어기(46)에 연결된다. 도 2 에 도시된 테스트 방법은 상기한 메모리 어레이를 나타내는 서로 다른 크기의 사각형에 의하여 표시된다. 상기의 방법은 다수의 어레이를 동시에 테스트할 수 있는 이점을 제공한다. 상기의 방식에 의하여, 테스트 구성에 포함된 각 ABIST 제어기를 위한 실리콘 영역을 소모하는 대가로서, 테스트 시간을 가장 큰 메모리 어레이를 테스트하는 데에 소요되는 시간으로 한정할 수 있게 된다.
도 3은 기지의 고정된 메모리 어레이 사이즈를 위한 종래의 단일 ABIST 테스트 구성(60)을 도시한다. 도 3에 도시된 테스트 구성은 알려진 사이즈의 다수의 어레이를 테스트하기 위한 단일 고정 ABIST 제어기(62)를 포함한다. 제 1 메모리 어레이(64)는 A 사이즈를 갖는다. 제 2 메모리 어레이(66)는 B 사이즈를 가지며, 제 3 메모리 어레이(68)는 C 사이즈를 갖는다. ABIST 제어기(62)는 A 사이즈, B 사이즈 또는 C 사이즈의 메모리 어레이를 테스트하기 위한 목적에만 사용될 수 있다. 보다 작은 어레이(예컨대 A 사이즈 및 C 사이즈)는 테스트 페이즈(test phase)에 걸쳐 가장 큰 어레이(예컨대 B 사이즈)의 전체 어드레스 범위가 순환됨에 따라 수 차례에 걸쳐 테스트될 수 있다. 도 3에 도시된 접근 방법에서는, 보다 작은 어레이의 비교 결과를 테스트가 그 어드레스 범위를 초과한 때에는 무시할 것이 요구된다. 상기와 같은 접근 방법은 다수의 ABIST 제어기를 위한 영역이 추가되지 않고도 모든 메모리 어레이를 동시에 테스트할 수 있는 이점을 제공한다. 그러나, 이러한 접근 방법에 내재하는 문제점은 서로 다른 어레이 사이즈의 조합에는 그러한 특정의 어레이 조합을 위한 고유한 ABIST 제어기가 요구된다는 것이다.
도 4는 종래의 고정된 코어(72) 및 그에 부속된 메모리 어레이를 포함하는 테스트 구성(70)을 도시한다. 도 4에서는, 상기 고정된 코어는 라인(82)을 통해 제 1 메모리 어레이(76)와 부착된다. 또한, 상기 고정된 코어는 라인(84)을 통해 제 2 메모리 어레이(78)와 부착된다. 또한, 상기 고정된 코어는 라인(86)을 통해 제 3 메모리 어레이(80)와 부착된다. 집적도가 향상됨에 따라, 코어 및 ASIC(C+A) 또는 시스템-온-실리콘 설계의 사용도 증가하였다. 상기와 같은 증가는 설계의 재사용에 대한 요구의 증가로 이어졌다. 이것은 특히, 본 발명의 기술 분야에서 널리 알려진 C+A 설계에서 명확한데, 그것은 다양한 사이즈의 부속 메모리 어레이를 구비한 고정된 코어의 사용을 필요로 한다. 상기 메모리 어레이는 원하는 애플리케이션을 위하여 필요한 만큼 상기 고정된 코어에 부속된다. 그리하여, 원하는 메모리 어레이의 사이즈는 도 4에 도시된 예에서 특히 표시된 바와 같이, 고객의 요구에 따라 변할 수 있다. 상기 원하는 메모리 어레이의 사이즈가 변화할 수 있기 때문에, 상기한 바와 같은 종래의 테스트 접근 방법은 바람직하지 못하다. 예를 들어, 각 어레이에 대하여 개별적인 ABIST 제어기가 사용되는 접근 방식은 실리콘 영역을 낭비하며, 각 서로 다른 사이즈의 어레이를 위한 개별적인 설계를 요한다. 고정된 사이즈에 대한 단일 제어기가 사용되는 접근 방법에서는 영역은 절약되지만, 각 사이즈의 어레이의 조합에 대하여 재설계될 필요가 있다. 이러한 문제점에 대한 해결책을 도 5를 참조하여 이하에 기술한다.
도 5는 본 발명의 바람직한 실시예에 의한 구성 가능 ABIST 제어기(92)를 포함하는 테스트 구성(90)을 도시한다. 도 5에서는, 라인(102)을 통해 제 1 메모리 어레이(96), 제 2 메모리 어레이(98) 및 제 3 메모리 어레이(100)에 단일 구성 가능 ABIST 제어기(92)가 연결된다. ABIST 제어기(92)는 다양한 서로 다른 사이즈의 메모리 어레이와 함께 동작하도록 설계된다. ABIST 제어기(92)는 한 번만 설계되면 족하며, 그 다음에는 고정 코어내부 또는 그 외부의 어디에서도 사용될 수 있다. 상기의 접근 방법에 의하면, 실리콘의 영역을 절약하고 테스트 시간을 감소시키면서도, 설계 시간의 절약, 검증 시간의 절약 및 서로 다른 어레이의 조합에 대한 적시의 출시 등의 효과를 볼 수 있는 제어기의 재사용이 가능해 진다. 제어 라인(94)은 제어 회로(도시되지 않음)에 연결된다.
도 6은 본 발명의 바람직한 실시예에 의한 구성 가능 ABIST 제어기(120)의 블록도이다. 도 6에 도시된 실시예와 같은 구성 가능 ABIST 제어기(120)는 ABIST 상태 머신(state machine)(122), 어드레스 카운터(address counter)(124), 비교 레지스터(compare register)(126) 및 데이터 패턴 생성기(data pattern generator)(128)와 같은 개별적인 블록들을 포함한다. ABIST 제어기(120)는 일종의 단일 재사용 가능 및 구성 가능 테스트 회로이다. 어드레스 카운터(124)는 제어 라인(130)을 통해 상태 머신(122)에 접속된다. 최대 카운트 체인(max count chain) 입력 라인(146)은 상태 머신(122)으로의 입력을 추가적으로 제공한다. 제어 라인(144)도 또한 상태 머신(122)으로 입력을 제공한다. 어레이 어드레스 출력은 라인(134)에서 어드레스 카운터(124)에 의하여 제공된다. 상태 출력은 라인(132)에서 상태 머신에 의하여 제공된다. 라인(132)은 비교 레지스터(126) 및 데이터 패턴 생성기(128)로 공급된다. 어레이 비교 체인 데이터(array compare chain data)는 라인(136)에서 비교 레지스터로 공급되며, 서명 데이터 출력(signature data output)은 라인(138)에서 비교 레지스터(126)로부터 공급된다. 데이터 패턴 생성기(128)로부터의 어레이 데이터 출력은 라인(140)에서 억세스될 수 있다. 상태 머신(122)에 의하여 제공되는 어레이 독출/기록 및 비교 제어 출력은 라인(142)에서 억세스될 수 있다.
ABIST 제어기(120)는 라인(146)에서, 생성된 어드레스가 모든 메모리 어레이의 범위를 초과하였고 모든 필요한 어드레스를 통한 증가가 완료되었다는 것을 ABIST 제어기(120)에게 알려주는 최대 카운트 신호를 수신한다. ABIST 제어기(120)는 또한 모든 비교 오류를 표시하는 메모리 어레이로부터의 비교 신호를 수신한다. 상기 ABIST 제어기는 어드레스, 데이터 및 상기 메모리 어레이에 대한 기록/독출 비교 제어 신호를 산출하며, 이들은 라인(142)에서 억세스될 수 있다. ABIST 테스트가 완료된 후에, 그 결과는 출력 라인(138)에 비교 레지스터(126)로부터의 서명 출력의 형식으로 제공된다. 상태 머신(122)을 구현하기 위하여 필요한 모든 래치, 어드레스 카운터(124) 및 비교 레지스터(126) 등은 기능적 레지스터(functional register)로 멀티플렉스될 수 있다.
이러한 방식으로, 상기 구성 가능 ABIST 제어기를 형성하기 위하여 필요한 유일한 추가적인 실리콘 영역은, 테스트 모드에서의 래치의 상기 ABIST 방정식과, 다른 래치의 기능적 방정식을 조종하기 위한 다음의 상태 방정식(state equation)의 로직, 증가/감소 기능, 패턴 생성, 제어 및 2:1 멀티플렉서 기능에 대하여 유보된다. ABIST 상태 머신(122)은 반복(iteration)의 회수, 어드레스의 증가 및 감소, 어레이 비교 신호를 검사할 시기 및 기록/독출 제어와 함께 데이터 패턴을 전환할 시기 등을 제어한다.
어드레스 카운터(124)는 테스트될 각 메모리 어레이 또는 메모리 유닛의 어드레스를 지정하는 데에 사용된다. 상기 어드레스는 가장 큰 메모리 어레이의 전체 어드레스 범위에 걸쳐 증가되고 감소된다. 보다 작은 어레이에 대하여는, 어드레스 카운터(124)가 상기 작은 어레이의 어드레스를 완전히 지정한 후에 테스트를 정지한다. 어드레스 카운터(124)가 원하는 범위로 복귀하였을 때에는 테스트를 재개한다. 도 6에 도시된 실시예에 이러한 접근 방법을 구현하기 위하여, 메모리 어레이 또는 메모리 서브 어레이(sub array)의 마지막 라인에 어드레스가 지정되었을 때를 표시하기 위한 최대 카운트 신호를 생성한다. 이러한 접근 방법의 한 예를 도 7에 도시하였다.
도 7은 본 발명의 바람직한 실시예에 의한 다수의 사이즈의 메모리를 검출하기 위한 비교 로직(200)의 사용을 도시한 블록도이다. 도 7에 도시된 예에서는, 제 1 메모리 어레이(205), 제 2 메모리 어레이(206) 및 제 N 메모리 어레이(208)가 각각 ABIST 어드레스 카운터(202)에 접속되며, 그것은 도 6에 도시된 어드레스 카운터(124)와 유사하다. 제 1 메모리 어레이(205)는 A 사이즈의 메모리 어레이를 포함한다. 제 2 메모리 어레이(206)는 B 사이즈의 메모리 어레이를 포함하며, 제 N 메모리 어레이(208)는 C 사이즈의 메모리 어레이를 포함한다. 각 메모리 어레이는 생성된 어드레스 마스크(address mask)를 포함한다.
제 1 메모리 어레이(205)는 OR 회로(227)로부터의 출력으로서 생성된 어드레스 마스크(226)를 포함한다. 제 2 메모리 어레이(206)는 OR 회로(240)로부터의 출력으로서 생성된 어드레스 마스크(242)를 포함한다. 제 N 메모리 어레이는 ABIST 어드레스 카운터(202)로부터의 출력으로서 생성된 어드레스 마스크를 포함한다. 상기 제 1 메모리 어레이(205)에서, OR 회로(227)로부터의 출력으로서 생성된 어드레스 마스크(226)는 AND 회로(220)의 입력으로서 제공된다. 또한, Vdd로 표시된 전원 전위(210)도 AND 회로(220)의 입력으로서 제공된다. AND 회로(220)는 라인(224)을 통해 제 2 메모리 어레이(206)에 포함된 AND 회로(246)에 제 1 최대 카운트 신호를 제공한다. 제 2 메모리 어레이(206)에서 OR 회로(240)에 의하여 제공되는 어드레스 마스크(242)는, 제 1 메모리 어레이(205)의 AND 회로(220)로부터의 출력으로서 제공되는 상기 제 1 최대 카운트 신호와 함께, AND 회로(246)의 입력으로서 공급된다. 제 2 최대 카운트 신호는 라인(248)을 통해 AND 회로(246)로부터의 출력으로서 제공되며, 제 N 메모리 어레이(208)에서 운영되는 AND 회로(260)에 접속된다. 최대 카운트 체인 신호는 라인(262)을 통해 AND 회로(260)로부터의 출력으로서 제공된다.
ABIST 어드레스 카운터(202)는 상기 메모리 어레이로의 다양한 라인들을 통해 접속된다. ABIST 어드레스 카운터(202)는, 라인(232)을 통해 AND 회로(260), OR 회로(240) 또는 OR 회로(227)에 접속된 최상위 비트(most-significant bit ; MSB) 유닛(203)을 포함한다. 그리하여, MSB 데이터는 어드레스 마스크 데이터로서 AND 회로(260)에 제공된다. ABIST 어드레스 카운터(202)는 또한 최하위 비트(least-significant bit) 유닛(204)을 포함한다. ABIST 어드레스 카운터(202)는 또한 라인(230)을 통해 OR 회로(240)에 접속되며, 라인(230)을 통해 OR 회로(227)에 접속된다. 또한, 라인(228)은 ABIST 어드레스 카운터(202) 및 OR 회로(207)에 접속된다.
일반적으로, 상기 어드레스 마스크가 논리 '0'이면, ABIST 어드레스 카운터(202)의 값은 그 어레이에 대하여 유효한 어드레스이다. 상기 어드레스 마스크가 논리 '1'이면, 상기 ABIST 어드레스 카운터(202)의 값은 그 특정의 어레이의 어드레스 공간을 초과한다. ABIST 어드레스 카운터(202)가 특정의 어레이의 어드레스 공간을 초과하면, 상위 순서의 어드레스의 하나 또는 그 이상은 논리 '1'값이 된다. '1' 또는 '0'과 같은 논리 값은 각각 전위 Vdd또는 0 volt를 나타낸다. 특정한 사이즈의 어레이를 위하여 사용된 상위 순서의 어드레스 비트를 논리 합(ORing)하는 것은 ABIST 어드레스 카운터(202)가 그 특정의 어레이의 범위를 초과하였을 때를 표시한다. 최대 사이즈의 어레이에 대하여는, ABIST 어드레스 카운터(202)의 최상위 비트는 그 어레이의 어드레스를 지정하는 데에 사용되지 않는다. 그 대신에, 상기 최상위 비트(MSB)는, 상기 최대 카운트가 가능한 가장 큰 어레이에 도달하였을 때를 표시하기 위하여 사용된다. ABIST 어드레스 카운터(202)의 비트 폭은 가장 큰 어레이의 어드레스를 지정하기 위하여 필요한 것보다 1 비트 더 크다. 그러한 경우에는, ABIST 어드레스 카운터(202)는 상기 최대 카운트 신호를 발생시키는 데에 사용된다. 그 다음에, 모든 어레이에 어드레스가 지정되었다는 것을 표시하는 최대 카운트 신호를 발생시키기 위한 데이지 체인 방식(daisy-chained approach)을 통한 AND 회로(248)로 표시된 AND 동작에 의하여 상기 어드레스 마스크를 처리한다. 모든 어레이 또는 서브 어레이의 어드레스가 지정되었을 때, 상기 최대 카운트 체인이 논리 '1'이 된다.
ABIST 어드레스 카운터(202)를 위하여 사용된 비트 수에 의하여 테스트될 수 있는 가장 큰 사이즈의 어레이를 판단한다. 이러한 접근 방식은, 2n이라는 인수의 사이즈로 한정되지 않는 사이즈를 갖는 메모리를 테스트할 수 있는 이점을 제공한다. 도 7에 도시된 예에서는, 2의 제곱인 사이즈의 메모리를 사용한 실시예가 도시되었다. 그러나, 본 발명의 기술 분야에서 통상의 지식을 가진 자(이하, 당업자)라면, 임의의 사이즈의 메모리를 검출하기 위하여 다른 조합 로직이 사용될 수 있다는 것을 인식할 것이다. 상기 어드레스 카운터를 구성하는 래치(latch)들은 기능적 레지스터로 멀티플렉스될 수 있다. 상기 당업자라면, 또한 상기 제어기를 위한 오버헤드(overhead)는 상기 기능적 레지스터를 공유하는 2:1 멀티플렉서와 사용되지 않은 비트를 위한 증가 및 감소 로직을 포함할 수 있다는 것을 인식할 것이다.
도 8은 본 발명의 바람직한 실시예에 의한 세 개의 메모리 어레이의 메모리 구성(160)을 도시한다. B로 표시된 메모리 어레이(162)는 상기 세 개의 어레이 중에서 가장 크며, 네 개의 서브 어레이(168, 170, 172 및 174)를 사용하여 계층적으로 구성되었다. 이러한 서브 어레이의 각각은 A 서브 어레이로 표시되었다. 상기 A 서브 어레이는 C 및 D 어레이보다 작으며, 그들은 각각 서브 어레이(164 및 166)로 나타내었다. Vdd전원 전위 라인(182)이 어드레스 마스크(183)에서 서브 어레이에 접속되었다. 서브 어레이(168)로부터의 출력 라인(184)은 어드레스 마스크(185)에서 서브 어레이(170)로 공급된다. 서브 어레이(170)로부터의 출력 라인(186)은 어드레스 마스크(187)에서 서브 어레이(172)로 공급된다. 출력 라인(188)은 어드레스 마스크(189)에서 서브 어레이(172)로부터 서브 어레이(174)로 공급된다. 출력 라인(176)은 어드레스 마스크(191)에서 서브 어레이(174)로부터 어레이(164)로 공급된다. 출력 라인(178)은 어드레스 마스크(193)에서 어레이(164)로부터 어레이(166)로 공급된다. 최대 카운트 체인 출력 라인(180)은 어드레스 마스크(193)에서 어레이(166)로 접속된다.
이러한 구성에서는, 테스트를 위한 두 개의 옵션(option)이 존재한다. 만약 어드레스 카운터의 사이즈가 B 메모리(즉, 어레이(162))와 일치한다면, 도 7에서 기술한 접근 방법을 채용할 수 있다. 만약 상기 어드레스 카운터의 사이즈가 B 메모리에 어드레스를 지정하기 위하여 필요한 것보다는 작지만 C 어레이(즉, 어레이(164)) 또는 D 어레이(즉, 어레이(166))를 테스트하기 위하여 필요한 것보다 크거나, 또는 테스트 시간이 감소될 것을 원한다면, B 메모리의 내재된 계층 구조를 채용할 수 있다. 이 경우에는, 어드레스 마스크(183, 185, 187 및 189)는 상기 서브 어레이의 각각에 대하여 발생한다. 이러한 서브 어레이의 각각에 대한 최대 카운트 신호는 상호간에 데이지 체인 결합을 가지며, 최대 카운트 체인을 발생시키기 위한 다른 어레이의 마스크 생성으로 공급된다. 상기와 같은 계층 구조의 사용으로 넓은 범위의 메모리 사이즈에 걸쳐 구성 가능 ABIST 제어기의 재사용이 가능해진다. 테스트 시간은 테스트되는 어레이 또는 서브 어레이 중에서 가장 큰 것에 의하여 지배되므로, 상기와 같은 계층 구조의 사용은 또한 테스트 시간도 감소시켜준다. 테스트 시간을 더 감소시키기 위하여는, 다른 어레이, 즉 C 및 D 어레이도 이와 유사하게 계층적으로 구성하고 상기한 접근 방법을 채용하도록 할 수 있다.
비교 레지스터는 상기 어레이를 테스트하는 동안 발생하는 임의의 비교 오류를 보존하는 데에 사용된다. 이러한 레지스터는 어떤 메모리에 임의의 결함이 존재하는지를 판단하는데 사용될 수 있으며, 어느 어레이 또는 서브 어레이가 결함을 갖고 있다는 것을 알리는 플래그(flag)를 포함할 수 있다. 상기 어레이로부터의 비교 신호는 상기 ABIST 제어기로 단 하나의 비교 입력만을 갖도록 논리적으로 독출될 수 있으며, 그것은 어느 어레이가 실패하였는지를 식별하는 능력 없이 통과 또는 실패만을 표시한다. 각 어레이가 진단을 위하여 실패한 어레이를 격리시키는 개별적인 비교 신호를 상기 ABIST 제어기로 송신하도록 할 수도 있지만, 이를 위하여는 각 비교 라인에 래치가 필요하다. 또는, 상기 비교 신호를 데이지 체인으로 결합시켜 도 9에 도시된 바와 같은 하나의 비교를 발생시킬 수 있다.
도 9는 본 발명의 바람직한 실시예에 의한 진단을 포함한 단일 비교를 위한 비교 생성 구성(270)을 도시한 도면이다. 도 9의 SRL(278)에 '0'을 주사(scanning)함으로써 진단을 위하여 테스트 중인 어레이 이외에는 모두 디스에이블 시키도록 할 수 있다. SRL(278)은 출력 라인(282)을 통해 AND 회로(276)로의 입력으로서 출력을 제공한다. 또한, 비교 출력 신호가 라인(280)을 통해 AND 회로(276)로의 입력으로서 제공된다. AND 회로(276)로부터의 출력은 라인(286)을 통해 OR 회로(274)의 입력으로서 제공된다. 또한, 비교 (n-1) 입력 데이터가 입력 라인(284)을 통해 OR 회로(274)로 제공된다. 이러한 구성 요소들은, 그 출력이 라인(288)을 통해 비교 (n) 데이터로서 제공되는 메모리 어레이 또는 ASIC 영역(272)에 포함된다. 라인(288)은 본질적으로 OR 회로(274)에 접속된 출력 라인이다. 이러한 방식으로, ABIST 제어기는 하나의 비교 입력 및 단일 비교 래치만을 구비하면 충분하며, 여전히 임의의 개수의 어레이에 대한 결함 격리(fault isolation)를 제공할 수 있다. 상기한 데이터 패턴 생성기는 어레이의 결함을 테스트하기 위하여 요구되는 입력 데이터를 발생시키는 데에 사용될 수 있다.
이러한 결함을 테스트하기 위하여 요구되는 데이터는 어레이의 물리적 구현에 의존된다. 어떤 어레이 패턴에 대하여는, 어레이의 모든 오류 모드(failure mode)를 테스트하기 위하여 전면(blanket) '0', 전면 '1', 체스판(checker-board) 및 역체스판(inverse checker-board) 등으로 충분하다. 상기 생성기에 의하여 발생되는 데이터는 기능적 데이터 입력으로 멀티플렉스함으로써 어레이에 적용될 수 있다. 본질적으로, 도 9에는 상기 비교 기능을 데이지 체인으로 결합시킴으로써 비교/제어 회로의 오버헤드를 최소화하는 구성을 도시하였다. 상기 당업자라면, 재사용 가능 ABIST 제어기와 연관된 상기의 비교 기능은, 상기 ABIST 제어기가 상기 어레이 전체의 통과 또는 실패를 검출할 수 있도록 할뿐만 아니라, 실패를 검출한 경우에 진단을 위하여 그 문제 있는 어레이로 격리될 수 있도록 구성을 개선한다는 점을 인식할 것이다. 다시 말하면, 상기 ABIST 제어기의 비교 기능은 고유한 결함 격리 성능을 증진시킨다.
단일 구성 가능 ABIST 제어기에 관하여 기술하였으며, 그것은 서로의 2n의 배수에 한정되지 않으며 동시에 테스트될 수 있는 다양한 사이즈의 다수의 메모리 어레이를 위하여 제공된다. 테스트되는 메모리 어레이의 최대 사이즈는 워드 수, 비트 수 및 서브 어레이의 수에 의하여 정의된다. 어드레스 카운터의 사이즈는 임의의 어레이 또는 서브 어레이가 가질 수 있고 여전히 테스트될 수 있는 워드의 최대수를 정의한다. 상기 카운터는 테스트될 수 있는 어레이 또는 서브 어레이의 절대 사이즈에 대한 제한이 아니다. 보다 큰 메모리 사이즈 또는 계층적으로 구조화된 메모리를 허용할 수 있도록 하기 위하여, 상기의 방식(scheme)에 의하여 어레이의 서브 어레이를 계층적으로 동시에 테스트할 수 있게 된다. 상기의 방식은 비교 기능을 데이지 체인으로 결합함으로써 비교/제어 회로의 오버헤드를 최소화하는 방법을 개시한다. 또한, 진단을 구비한 또는 구비하지 않은 메모리 장치 테스트(즉, 제조 테스트 모드 또는 결함 분석 모드)를 위한 기술을 개시한다. 상기의 접근 방법에 의하여, 재사용 가능 코어, ASIC 또는 코어 및 ASIC 구현에서 동일한 구성 가능 테스트 회로의 재사용을 증진시킨다. 상기 재사용 가능 구성 요소는 상기한 바와 같이 상태 머신, 데이터 패턴 생성기, 비교 레지스터 및 어드레스 카운터 회로를 포함한다. 상기 최대 카운트 및 비교 기능의 데이지 체인 결합 접근 방법은 또한 이러한 블록의 재사용을 가능하게 하고, 나아가 전체 구성 가능 ABIST 제어기의 재사용으로 확장된다. 그리하여 상기 당업자라면, 상기한 기술 사상이 집적 회로 장치가 병렬로 테스트되더라도 상기의 어느 장치가 실패하였는지에 대한 진단을 제공한다는 것을 인식할 것이다.
상기한 실시예는 본 발명 및 그의 실제적 응용례를 최선으로 설명하고, 그리하여 상기 당업자가 본 발명을 실시할 수 있도록 하기 위하여 제시된 것이다. 그러나, 상기 당업자는 상기한 설명 및 실시예가 그 설명과 예증을 위한 목적으로 제시되었음을 인식할 것이다. 상기의 설명은 본 발명을 개시된 특정의 형태로 한정하기 위한 것은 아니다. 상기의 설명에 의하여 본 발명의 기술 사상의 범위를 벗어나지 않은 다양한 변형과 변화가 가능할 것이다.

Claims (22)

  1. 다수의 메모리 유닛(memory unit)이 내장된 집적 회로 장치(integrated circuit device)를 제조하기 위한 방법에 있어서,
    집적 회로 장치에 하나의 재사용 가능 및 구성 가능 테스트 회로를 제조하는 단계;
    상기 집적 회로 장치에 내장된 각 메모리 유닛의 개수와 타입을 식별하는 단계; 및
    상기 각 메모리 유닛의 개수와 타입을 식별하는 단계에 응답하여, 다수의 다양한 메모리 유닛이 내장된 다수의 집적 회로 장치에 사용하기 위하여 단 하나의 재사용 가능 및 구성 가능 테스트 회로가 필요하도록 상기 하나의 재사용 가능 및 구성 가능 회로를 구성하는 단계
    를 포함하는 집적 회로 장치 제조 방법.
  2. 제 1 항에 있어서,
    상기 집적 회로 장치에 하나의 재사용 가능 및 구성 가능 테스트 회로를 제조하는 단계가,
    상기 집적 회로 장치에, 각 메모리 유닛의 제조 결함을 검출하는 어레이 내장 자체 테스트 회로(array built in self test circuit)를 포함하는 하나의 재사용 가능 및 구성 가능 테스트 회로를 제조하는 단계
    를 더 포함하는 집적 회로 장치 제조 방법.
  3. 제 2 항에 있어서,
    상기 집적 회로 장치에, 각 메모리 유닛의 제조 결함을 검출하는 어레이 내장 자체 테스트 회로(array built-in self test circuit)를 포함하는 하나의 재사용 가능 및 구성 가능 테스트 회로를 제조하는 단계가,
    상기 집적 회로 장치에, 최소한 하나의 메모리 어레이를 구비한 계층적 메모리 구성(hierarchical memory configuration)을 포함하는 각 메모리 유닛의 제조 결함을 검출하는 어레이 내장 자체 테스트 회로(array built in self test circuit)를 포함하는 하나의 재사용 가능 및 구성 가능 테스트 회로를 제조하는 단계
    를 더 포함하는 집적 회로 장치 제조 방법.
  4. 제 3 항에 있어서,
    상기 집적 회로 장치에, 최소한 하나의 메모리 어레이를 구비한 계층적 메모리 구성(hierarchical memory configuration)을 포함하는 각 메모리 유닛의 제조 결함을 검출하는 어레이 내장 자체 테스트 회로(array built in self test circuit)를 포함하는 하나의 재사용 가능 및 구성 가능 테스트 회로를 제조하는 단계가,
    상기 집적 회로 장치에, 최소한 하나의 메모리 어레이를 구비한 계층적 메모리 구성(hierarchical memory configuration)을 포함하는 각 메모리 유닛의 제조 결함을 검출하는 어레이 내장 자체 테스트 회로(array built in self test circuit)를 포함하는 하나의 재사용 가능 및 구성 가능 테스트 회로를 제조하는 단계 - 상기 계층적 메모리 구성은, 최대 카운트 체인 출력(maximum count chain output)을 발생시키기 위한 적어도 하나의 다른 메모리 어레이의 다음 어레이 마스크 생성기 중의 적어도 하나로 그 출력이 공급되는 데이지 체인으로 결합된 다수의 서브 어레이를 포함함 -
    를 더 포함하는 집적 회로 장치 제조 방법.
  5. 제 4 항에 있어서,
    상기 집적 회로 장치에 하나의 재사용 가능 및 구성 가능 테스트 회로를 제조하는 단계가,
    상기 집적 회로 장치에, 하나의 재사용 가능 ABIST 제어기를 포함하는 하나의 재사용 가능 및 구성 가능 테스트 회로를 제조하는 단계
    를 더 포함하는 집적 회로 장치 제조 방법.
  6. 제 5 항에 있어서,
    상기 집적 회로 장치에, 각 메모리 유닛의 제조 결함을 검출하는 어레이 내장 자체 테스트 회로(array built-in self test circuit)를 포함하는 하나의 재사용 가능 및 구성 가능 테스트 회로를 제조하는 단계가,
    적어도 하나의 출력 제어 라인(output control line)을 통해 상태 머신 회로(state machine circuit)를 어드레스 카운터(address counter)에 접속시키는 단계;
    적어도 하나의 상태 라인(state line)을 통해 상기 상태 머신을 비교 레지스터(compare register) 및 데이터 패턴 생성기(data pattern generator)에 접속시키는 단계;
    적어도 하나의 최대 카운트 체인 입력 라인(maximum count chain input line)을 상기 상태 머신에 접속시키는 단계 - 상기 적어도 하나의 최대 카운트 체인 입력 라인은 최대 카운트 체인 입력 데이터를 상기 상태 머신으로 전달함 - ;
    적어도 하나의 제어 입력 라인(control input line)을 상기 상태 머신에 제공하는 단계 - 상기 적어도 하나의 제어 입력 라인은 외부의 제어 입력을 상기 상태 머신으로 전달함 - ;
    상기 비교 레지스터로부터의 서명 출력 데이터(signature output data)를 전달하기 위한 적어도 하나의 서명 출력 라인을 상기 비교 레지스터에 접속시키는 단계;
    상기 비교 레지스터로 어레이 비교 체인 데이터(array compare chain data)를 전달하기 위한 적어도 하나의 어레이 비교 체인 라인을 제공하는 단계;
    적어도 하나의 어레이 데이터 출력 라인이 상기 데이터 패턴 생성기에 의하여 제공되는 어레이 데이터를 전달하도록, 적어도 하나의 어레이 데이터 출력 라인을 상기 데이터 패턴 생성기에 접속시키는 단계; 및
    상기 상태 머신으로부터의 어레이 독출/기록 및 비교 제어 데이터를 전달하기 위한 적어도 하나의 라인을 상기 상태 머신에 접속시키는 단계
    를 포함하는 집적 회로 장치 제조 방법.
  7. 제 6 항에 있어서,
    상기 집적 회로 장치의 고정된 코어(fixed core)의 내부 또는 외부에 상기 하나의 재사용 가능 및 구성 가능 테스트 회로를 배치하는 단계
    를 더 포함하는 집적 회로 장치 제조 방법.
  8. 제 7 항에 있어서,
    상기 비교 레지스터로 어레이 비교 체인 데이터를 전달하기 위한 적어도 하나의 어레이 비교 체인 라인을 제공하는 단계가,
    상기 적어도 하나의 어레이 비교 체인 라인이 비교 신호의 데이지 체인 구성으로부터 유래된 하나의 비교 라인을 포함하도록, 상기 비교 레지스터로 어레이 비교 체인 데이터를 전달하기 위한 적어도 하나의 어레이 비교 체인 라인을 제공하는 단계
    를 더 포함하는 집적 회로 장치 제조 방법.
  9. 제 8 항에 있어서,
    상기 집적 회로 장치에, 하나의 재사용 가능 ABIST 제어기를 포함하는 하나의 재사용 가능 및 구성 가능 테스트 회로를 제조하는 단계가,
    상기 ABIST 제어기가 임의의 개수의 어레이에 대하여 결함 격리(fault isolation)를 제공하기 위한 하나의 비교 입력 및 하나의 비교 래치를 포함하면 충분하도록, 상기 집적 회로 장치에, 하나의 재사용 가능 ABIST 제어기를 포함하는 하나의 재사용 가능 및 구성 가능 테스트 회로를 제조하는 단계
    를 더 포함하는 집적 회로 장치 제조 방법.
  10. 제 9 항에 있어서,
    상기 적어도 하나의 어레이 비교 체인 라인이 비교 신호의 데이지 체인 구성으로부터 유래된 하나의 비교 라인을 포함하도록, 상기 비교 레지스터로 어레이 비교 체인 데이터를 전달하기 위한 적어도 하나의 어레이 비교 체인 라인을 제공하는 단계가,
    상기 적어도 하나의 어레이 비교 체인 라인이 비교 신호의 데이지 체인 구성으로부터 유래된 하나의 비교 라인을 포함하도록, 상기 비교 레지스터로 어레이 비교 체인 데이터를 전달하기 위한 적어도 하나의 어레이 비교 체인 라인을 제공하는 단계 - 상기 비교 레지스터는 전체 어레이에 대한 통과 또는 실패를 검출할 수 있음 -
    를 더 포함하는 집적 회로 장치 제조 방법.
  11. 제 10 항에 있어서,
    상기 적어도 하나의 어레이 비교 체인 라인이 비교 신호의 데이지 체인 구성으로부터 유래된 하나의 비교 라인을 포함하도록, 상기 비교 레지스터로 어레이 비교 체인 데이터를 전달하기 위한 적어도 하나의 어레이 비교 체인 라인을 제공하는 단계가,
    상기 적어도 하나의 어레이 비교 체인 라인이 비교 신호의 데이지 체인 구성으로부터 유래된 하나의 비교 라인을 포함하도록, 상기 비교 레지스터로 어레이 비교 체인 데이터를 전달하기 위한 적어도 하나의 어레이 비교 체인 라인을 제공하는 단계 - 상기 비교 레지스터에 의하여, 상기 하나의 재사용 가능 및 구성 가능 테스트 회로는 진단을 위하여 문제 있는 어레이로 격리될 수 있는 실패를 검출할 수 있음 -
    를 더 포함하는 집적 회로 장치 제조 방법.
  12. 다수의 메모리 유닛(memory unit)이 내장된 집적 회로 장치(integrated circuit device)를 제조하기 위한 시스템에 있어서,
    집적 회로 장치에 하나의 재사용 가능 및 구성 가능 테스트 회로를 제조하기 위한 수단;
    상기 집적 회로 장치에 내장된 각 메모리 유닛의 개수와 타입을 식별하기 위한 수단; 및
    상기 각 메모리 유닛의 개수와 타입을 식별하는 것에 응답하여, 다수의 다양한 메모리 유닛이 내장된 다수의 집적 회로 장치에 사용하기 위하여 단 하나의 재사용 가능 및 구성 가능 테스트 회로가 필요하도록 상기 하나의 재사용 가능 및 구성 가능 회로를 구성하기 위한 수단
    을 포함하는 집적 회로 장치 제조 시스템.
  13. 제 12 항에 있어서,
    상기 집적 회로 장치에 하나의 재사용 가능 및 구성 가능 테스트 회로를 제조하기 위한 수단이,
    상기 집적 회로 장치에, 각 메모리 유닛의 제조 결함을 검출하는 어레이 내장 자체 테스트 회로(array built in self test circuit)를 포함하는 하나의 재사용 가능 및 구성 가능 테스트 회로를 제조하기 위한 수단
    을 더 포함하는 집적 회로 장치 제조 시스템.
  14. 제 13 항에 있어서,
    상기 집적 회로 장치에, 각 메모리 유닛의 제조 결함을 검출하는 어레이 내장 자체 테스트 회로(array built-in self test circuit)를 포함하는 하나의 재사용 가능 및 구성 가능 테스트 회로를 제조하기 위한 수단이,
    상기 집적 회로 장치에, 최소한 하나의 메모리 어레이를 구비한 계층적 메모리 구성(hierarchical memory configuration)을 포함하는 각 메모리 유닛의 제조 결함을 검출하는 어레이 내장 자체 테스트 회로(array built in self test circuit)를 포함하는 하나의 재사용 가능 및 구성 가능 테스트 회로를 제조하기 위한 수단
    을 더 포함하는 집적 회로 장치 제조 시스템.
  15. 제 14 항에 있어서,
    상기 집적 회로 장치에, 최소한 하나의 메모리 어레이를 구비한 계층적 메모리 구성(hierarchical memory configuration)을 포함하는 각 메모리 유닛의 제조 결함을 검출하는 어레이 내장 자체 테스트 회로(array built in self test circuit)를 포함하는 하나의 재사용 가능 및 구성 가능 테스트 회로를 제조하기 위한 수단이,
    상기 집적 회로 장치에, 최소한 하나의 메모리 어레이를 구비한 계층적 메모리 구성(hierarchical memory configuration)을 포함하는 각 메모리 유닛의 제조 결함을 검출하는 어레이 내장 자체 테스트 회로(array built in self test circuit)를 포함하는 하나의 재사용 가능 및 구성 가능 테스트 회로를 제조하기 위한 수단 - 상기 계층적 메모리 구성은, 최대 카운트 체인 출력(maximum count chain output)을 발생시키기 위한 적어도 하나의 다른 메모리 어레이의 다음 어레이 마스크 생성기 중의 적어도 하나로 그 출력이 공급되는 데이지 체인으로 결합된 다수의 서브 어레이를 포함함 -
    을 더 포함하는 집적 회로 장치 제조 시스템.
  16. 제 15 항에 있어서,
    상기 집적 회로 장치에 하나의 재사용 가능 및 구성 가능 테스트 회로를 제조하기 위한 수단이,
    상기 집적 회로 장치에, 하나의 재사용 가능 ABIST 제어기를 포함하는 하나의 재사용 가능 및 구성 가능 테스트 회로를 제조하기 위한 수단
    을 더 포함하는 집적 회로 장치 제조 시스템.
  17. 제 16 항에 있어서,
    상기 집적 회로 장치에, 각 메모리 유닛의 제조 결함을 검출하는 어레이 내장 자체 테스트 회로(array built-in self test circuit)를 포함하는 하나의 재사용 가능 및 구성 가능 테스트 회로를 제조하기 위한 수단이,
    적어도 하나의 출력 제어 라인(output control line)을 통해 상태 머신 회로(state machine circuit)를 어드레스 카운터(address counter)에 접속시키기 위한 수단;
    적어도 하나의 상태 라인(state line)을 통해 상기 상태 머신을 비교 레지스터(compare register) 및 데이터 패턴 생성기(data pattern generator)에 접속시키기 위한 수단;
    적어도 하나의 최대 카운트 체인 입력 라인(maximum count chain input line)을 상기 상태 머신에 접속시키기 위한 수단 - 상기 적어도 하나의 최대 카운트 체인 입력 라인은 최대 카운트 체인 입력 데이터를 상기 상태 머신으로 전달함 - ;
    적어도 하나의 제어 입력 라인(control input line)을 상기 상태 머신에 제공하기 위한 수단 - 상기 적어도 하나의 제어 입력 라인은 외부의 제어 입력을 상기 상태 머신으로 전달함 - ;
    상기 비교 레지스터로부터의 서명 출력 데이터(signature output data)를 전달하기 위한 적어도 하나의 서명 출력 라인을 상기 비교 레지스터에 접속시키기 위한 수단;
    상기 비교 레지스터로 어레이 비교 체인 데이터(array compare chain data)를 전달하기 위한 적어도 하나의 어레이 비교 체인 라인을 제공하기 위한 수단;
    적어도 하나의 어레이 데이터 출력 라인이 상기 데이터 패턴 생성기에 의하여 제공되는 어레이 데이터를 전달하도록, 적어도 하나의 어레이 데이터 출력 라인을 상기 데이터 패턴 생성기에 접속시키기 위한 수단; 및
    상기 상태 머신으로부터의 어레이 독출/기록 및 비교 제어 데이터를 전달하기 위한 적어도 하나의 라인을 상기 상태 머신에 접속시키기 위한 수단
    을 포함하는 집적 회로 장치 제조 시스템.
  18. 제 17 항에 있어서,
    상기 집적 회로 장치의 고정된 코어(fixed core)의 내부 또는 외부에 상기 하나의 재사용 가능 및 구성 가능 테스트 회로를 배치하기 위한 수단
    을 더 포함하는 집적 회로 장치 제조 시스템.
  19. 제 18 항에 있어서,
    상기 비교 레지스터로 어레이 비교 체인 데이터를 전달하기 위한 적어도 하나의 어레이 비교 체인 라인을 제공하기 위한 수단이,
    상기 적어도 하나의 어레이 비교 체인 라인이 비교 신호의 데이지 체인 구성으로부터 유래된 하나의 비교 라인을 포함하도록, 상기 비교 레지스터로 어레이 비교 체인 데이터를 전달하기 위한 적어도 하나의 어레이 비교 체인 라인을 제공하기 위한 수단
    을 더 포함하는 집적 회로 장치 제조 시스템.
  20. 제 19 항에 있어서,
    상기 집적 회로 장치에, 하나의 재사용 가능 ABIST 제어기를 포함하는 하나의 재사용 가능 및 구성 가능 테스트 회로를 제조하기 위한 수단이,
    상기 ABIST 제어기가 임의의 개수의 어레이에 대하여 결함 격리(fault isolation)를 제공하기 위한 하나의 비교 입력 및 하나의 비교 래치를 포함하면 충분하도록, 상기 집적 회로 장치에, 하나의 재사용 가능 ABIST 제어기를 포함하는 하나의 재사용 가능 및 구성 가능 테스트 회로를 제조하기 위한 수단
    을 더 포함하는 집적 회로 장치 제조 시스템.
  21. 제 20 항에 있어서,
    상기 적어도 하나의 어레이 비교 체인 라인이 비교 신호의 데이지 체인 구성으로부터 유래된 하나의 비교 라인을 포함하도록, 상기 비교 레지스터로 어레이 비교 체인 데이터를 전달하기 위한 적어도 하나의 어레이 비교 체인 라인을 제공하기 위한 수단이,
    상기 적어도 하나의 어레이 비교 체인 라인이 비교 신호의 데이지 체인 구성으로부터 유래된 하나의 비교 라인을 포함하도록, 상기 비교 레지스터로 어레이 비교 체인 데이터를 전달하기 위한 적어도 하나의 어레이 비교 체인 라인을 제공하기 위한 수단 - 상기 비교 레지스터는 전체 어레이에 대한 통과 또는 실패를 검출할 수 있음 -
    을 더 포함하는 집적 회로 장치 제조 시스템.
  22. 제 21 항에 있어서,
    상기 적어도 하나의 어레이 비교 체인 라인이 비교 신호의 데이지 체인 구성으로부터 유래된 하나의 비교 라인을 포함하도록, 상기 비교 레지스터로 어레이 비교 체인 데이터를 전달하기 위한 적어도 하나의 어레이 비교 체인 라인을 제공하기 위한 수단이,
    상기 적어도 하나의 어레이 비교 체인 라인이 비교 신호의 데이지 체인 구성으로부터 유래된 하나의 비교 라인을 포함하도록, 상기 비교 레지스터로 어레이 비교 체인 데이터를 전달하기 위한 적어도 하나의 어레이 비교 체인 라인을 제공하기 위한 수단 - 상기 비교 레지스터에 의하여, 상기 하나의 재사용 가능 및 구성 가능 테스트 회로는 진단을 위하여 문제 있는 어레이로 격리될 수 있는 실패를 검출할 수 있음 -
    을 더 포함하는 집적 회로 장치 제조 시스템.
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