KR19990061593A

KR19990061593A - Aal２ 프로토콜에 따른 데이터 전송장치

Info

Publication number: KR19990061593A
Application number: KR1019970081872A
Authority: KR
Inventors: 김덕년
Original assignee: 전주범; 대우전자 주식회사
Priority date: 1997-12-31
Filing date: 1997-12-31
Publication date: 1999-07-26
Also published as: KR100261735B1

Abstract

본 발명은 ATM통신방식에서 AAL2 프로토콜에 따른 데이터 전송장치에 관한 것이다.

이러한 본 발명의 장치는 ATM셀 헤더 생성부(51); 시작필드(STF) 생성부(52); 공통부 부계층-패킷 헤더(CPS-PH) 생성부(53); 채널식별자(CID)를 해당 VPI/VCI로 변환하기 위한 변환 테이블(57); 제어신호에 따라 상기 ATM셀 헤더 생성부, 시작필드(STF) 생성부, 공통부 부계층 헤더(CPS-PH) 생성부, 및 소정 길이의 유료부하중 하나를 선택하기 위한 선택수단(55); 및 상위계층으로부터 수신된 패킷에서 공통부 부계층-패킷 헤더(CPS-PH)를 읽어와 상기 공통부 부계층-패킷 헤더(CPS-PH) 생성부로 제공하고, 공통부 부계층-패킷 헤더(CPS-PH)에서 채널 식별자(CID)를 찾아 상기 변환 테이블로 전송하며, 상기 변환 테이블로부터 채널 식별자(CID)에 대응하는 VPI/VCI가 수신되면 이를 상기 ATM셀 헤더 생성부로 전달하고, 상기 선택수단으로 제어신호를 출력하여 상기 ATM셀 생성부, 시작필드 생성부, 공통부 부계층-패킷 헤더(CPS-PH), 소정 길이의 유료부하 순으로 전송되도록 하는 제어블럭(56)을 구비한다. 이와 같이 본 발명에 따라 AAL2 프로토콜로 가변길이의 소스 데이터를 전송할 경우에 일정시간 혹은 일정길이 단위로 전송하므로써 AAL2 처리계층에서 하드웨어적인 부담을 경감할 수 있는 효과가 있다.

Description

ＡＡＬ２프로토콜에 따른 데이터 전송장치(An apparatus for transmitting data according to AAL 2 )

본 발명은 ATM통신방식에서 AAL 2 프로토콜에 따른 데이터 전송장치에 관한 것이다.

잘 알려진 바와 같이, ATM통신 방식은 물리계층, ATM계층, ATM적응계층(이하, AAL이라 함), 상위계층으로 계층화되어 있는데, AAL계층은 서비스 타입에 따라 AAL 1, AAL 2, AAL 3/4, AAL 5로 구분된다. 여기서, AAL 1은 실시간 고정비트율(CBR)서비스에 적합한 프로토콜이고, AAL 2는 실시간 가변비트율(VBR) 서비스에 적합한 프로토콜이고, AAL 3/4는 에러에 민감한 데이터 전송에 적합한 프로토콜이며, AAL 5는 고속 전송에 적합한 프로토콜이다.

이러한 AAL계층의 프로토콜들은 한꺼번에 제정된 것이 아니고, 기술적으로 합의가 다소 용이한 AAL 3/4, AAL 5 등의 프로토콜이 먼저 정해진 후 실시간 서비스에 대한 요구의 증가와 기술적 진보에 힘입어 점차 AAL 1, AAL 2 프로토콜이 구체화되어 가고 있다.

AAL 2 프로토콜은 ITU-T SG13에서 연구되어 I.363.2 규격으로서 1996년 11월 마드리드안으로 제안되었다. 이 제안에 따르면 AAL 2는 저속이고 지연에 민감한 짧은 패킷들의 응용에서 효율적인 전송을 제공하도록 규정되었는데, 이 규정을 구체화하는 기술들을 아직 알려지지 않았다.

이에 본 발명은 상기와 같이 새로 규정된 AAL 2 프로토콜에 따라 상위계층의 데이터를 일정시간 혹은 일정길이 단위로 전송하기 위한 데이터 전송장치를 제공하데 그 목적이 있다.

상기와 같은 목적을 달성하기 위하여 본 발명은, ATM셀 헤더 생성부; 시작필드(STF) 생성부; 공통부 부계층-패킷 헤더(CPS-PH) 생성부; 채널식별자를 해당 VPI/VCI로 변환하기 위한 변환 테이블; 제어신호에 따라 상기 ATM셀 헤더 생성부, 시작필드(STF) 생성부, 공통부 부계층 헤더(CPS-PH) 생성부, 및 소정 길이의 유료부하중 하나를 선택하기 위한 선택수단; 및 상위계층으로부터 수신된 패킷에서 공통부 부계층-패킷 헤더(CPS-PH)를 읽어와 상기 공통부 부계층-패킷 헤더(CPS-PH) 생성부로 제공하고, 공통부 부계층-패킷 헤더(CPS-PH)에서 채널 식별자(CID)를 찾아 상기 변환 테이블로 전송하며, 상기 변환 테이블로부터 채널 식별자(CID)에 대응하는 VPI/VCI가 수신되면 이를 상기 ATM셀 헤더 생성부로 전달하고, 상기 선택수단으로 제어신호를 출력하여 상기 ATM셀 생성부, STF생성부, CPS-PH, 소정 길이의 유료부하 순으로 전송되도록 하는 제어블럭을 구비한 것을 특징으로 한다.

도 1은 ATM통신방식에서 AAL2 프로토콜에 따른 데이터 구조를 도시한 도면,

도 2는 AAL2 프로토콜에서 CPS 패킷의 구조를 도시한 도면,

도 3은 AAL2 프로토콜에서 CPS-PDU의 구조를 도시한 도면,

도 4는 본 발명에 따른 AAL2 데이터 전송장치를 도시한 블럭도,

도 5는 본 발명에 따라 일정시간 단위로 데이터를 전송할 경우 AAL2 및 ATM처리부의 세부 블럭도,

도 6은 도 5에 도시된 데이터 전송장치의 동작 흐름도,

도 7은 본 발명에 따라 일정길이 단위로 데이터를 전송할 경우 AAL2 및 ATM처리부의 세부 블럭도,

도 8은 도 7에 도시된 데이터 전송장치의 동작 흐름도이다.

*도면의 주요부분에 대한 부호의 설명

41-1∼41-n: 상위계층 43: 듀얼포트 메모리

43a: 제어영역 43b: 데이터 버퍼영역

45: AAL2 및 ATM처리부 51: ATM셀 헤더 생성부

52: 시작필드 생성부 53: 공통부 부계층-패킷 헤더 생성부

54: 패드부 55: 멀티플랙서

56: 제어블럭 57: 변환 테이블

58: 오프셋 생성부 59: FIFO

60: UTOPIA 인터페이스부

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 자세히 설명하기로 한다.

먼저, 본 발명의 이해를 쉽게 하기 위하여 ITU-T SG13에서 1996년11월 제안한 AAL 2의 전송기술에 대해 간략히 설명한다.

도 1은 ATM통신방식에서 AAL 2 프로토콜에 따른 데이터 구조를 도시한 도면이고, 도 2는 AAL 2 프로토콜에서 공통부 부계층(CPS) 패킷의 구조를 도시한 도면이며, 도 3은 AAL 2 프로토콜에서 CPS-PDU의 구조를 도시한 도면이다.

도 1을 참조하면, AAL계층은 공통부 부계층(CPS:Common Part Sublayer)과 서비스특유 수렴 부계층(SSCS: Service Specific Convergence Sublayer)으로 이루어지고, 상위계층과는 AAL-SAP(Service Access Point)를 통해 데이터을 교환하고, 하위계층과는 ATM-SAP(Service Access Point)를 통해 데이터를 교환한다. 상위계층으로부터 수신된 메시지(즉, 패킷)는 AAL-SAP를 통해 AAL계층으로 내려오면 AAL-SDU(Service Data Unit)가 된다. AAL 2의 SSCS계층에서는 AAL-SDU를 SSCS-PDU(Packet Data Unit)의 유료부하(payload)로 하고, 이 유료부하의 앞에 SSCS-PDU 헤더(header)를 부착하고, 뒤에 SSCS-PDU 트레일러(trailer)를 부가하여 SSCS-PDU가 형성된다.

SSCS-PDU는 CPS계층으로 내려오면 CPS-SDU가 되는데, SSCS로부터 CPS로의 S서비스 억세스 포인트(SAP)는 아직 정의되지 않았다. CPS-SDU는 CPS계층에서 CPS-패킷의 유료부하가 되고, 이 유료부하에 CPS- 패킷 헤더(CPS-PH)가 부착되어 CPS- 패킷을 형성한다. 이어 CPS-패킷은 CPS-PDU의 유료부하가 되고, 이 유료부하에 시작필드(STF:Start Field))가 부가되어 CPS-PDU가 형성된다.

이 CPS-PDU는 ATM-SAP를 통해 ATM계층으로 내려가면 ATM-SDU가 되고, 여기에 셀 헤더가 부착되면 ATM 셀이 된다. 이때 ATM-SDU는 셀 유료부하가 된다.

이와 같이 상위계층의 패킷은 AAL SSCS, AAL CPS, ATM계층을 거치면서 각 계층의 규정된 프로토콜에 따라 헤더나 트레일러가 부가되어 패킷 데이터 유니트를 형성하는데, 특히 CPS 계층에서는 CPS 패킷은 47바이트의 세그먼트로 분할된 후 STF가 부가되어 48바이트의 CPS-PDU를 형성한다.

도 2를 참조하면, CPS 패킷은 SSCS계층으로부터 수신된 CPS-패킷 유료부하(CPS-PP)와 3 바이트의 CPS-패킷 헤더(CPS-PH)로 이루어지고, CPS-패킷 헤더(CPS-PH)는 첫 번째 바이트가 채널식별자(CID: Channel Identifier)이고 두 번째 바이트에서 6비트는 길이표시자(LI:Length Indicator)이고, 2비트는 패킷 유료부하 타입(PPT:Packet Payload Type)이다. 그리고 세 번째 바이트에서 3비트는 사용자간표시(UUI: User to User Indication)를 나타내고, 5비트는 헤더 에러 체크(HEC: Header Error Control)이다.

도 3을 참조하면, CPS-PDU는 1 바이트의 시작필드(STF:Start Field)와 47바이트의 CPS-PDU 유료부하로 이루어지는데, 유료부하는 규정된 길이를 채우기 위하여 패드(PAD)가 삽입될 수도 있다. 시작필드(STF)는 6비트의 오프셋 필드(OSF:Offset Field)와 1비트의 시퀀스번호(SN:Sequence Number), 1비트의 패리티(P:Parity)로 이루어진다. 그리고 48바이트의 CPS-PDU에 5바이트의 셀 헤더가 부가되면 53바이트의 ATM 셀이 된다.

이상에서 설명한 바와 같이 AAL 2 방식에 따라 전송될 데이터는 실시간성의 가변 비트율의 데이터이므로, 이를 전송할 경우에 일정시간 단위로 혹은 일정길이 단위로 전송하므로써 하드웨어적인 구조를 간략하게 할 수 있을 것이다.

도 4는 본 발명에 따른 AAL 2 데이터 전송장치를 도시한 블럭도이고, 도 5는 본 발명에 따라 일정시간 단위로 데이터를 전송할 경우 AAL2 및 ATM처리부(45)의 세부 블럭도이며, 도 6은 도 5에 도시된 데이터 전송장치의 동작 흐름도이다.

도 4를 참조하면, n개의 상위계층(41-1∼41-n)으로부터 전송할 패킷들은 듀얼포트 메모리(43)상의 데이터 버퍼영역(43b)에 저장된다. 그리고 이 데이터버퍼영역(43b)에 저장된 패킷들은 제어영역(43a)의 헤더 포인터(HP)와 트레일러 포인터(TP)에 의해 링(Ring)구조를 이루고 있다. 예컨대, 상위계층1(41-1)로부터 수신된 데이터 패킷은 헤더 포인터(HP1)의 지시 위치로부터 연속되어 트레일러 포인터(TP1)의 지시 위치에서 끝난다. 그리고 이 듀얼포트 메모리(43)에 저장된 패킷들은 AAL2 및 ATM처리부(45)에서 처리되어 ATM셀 단위로 도시 생략된 물리계층으로 전달된다. 이때 AAL2 및 ATM처리부(45)와 물리계층은 UTOPIA 표준 접속방식으로 접속되는 것이 바람직하다.

한편, 본 발명에 따라 일정시간 간격으로 데이터를 전송하기 위한 AAL2 및 ATM처리부(45)는 도 5에 도시된 바와 같이, ATM셀 헤더 생성부(51), 시작필드(STF) 생성부(52), 공통부 부계층-패킷헤더(CPS-PH) 생성부(53), 패드(PAD)부(54), 멀티플랙서(MUX:55), 제어블럭(56), CID-VPI/VCI 변환 테이블(57), 오프셋(OSF) 생성부(58), FIFO(59), UTOPIA 인터페이스부(60)를 포함하고 있다.

도 5를 참조하면, ATM셀 헤더 생성부(51)는 5바이트의 ATM셀을 생성하고, 시작필드(STF) 생성부(52)는 도 3에 도시된 바와 같은 구조의 시작필드(STF)를 생성하며, CPS-PH 생성부(53)는 도 2에 도시된 바와 같은 공통부 부계층-패킷 헤더(CPS-PH)를 생성한다. 채널식별자(CID) - VPI/VCI 변환 테이블(57)은 채널식별자(CID)가 입력되면 대응하는 VPI/VCI를 제공하고, 오프셋(OSF) 생성부(58)는 패킷의 길이표시자(LI)로부터 시작필드(STF)에 필요한 오프셋(OSF)을 생성한다. 패드부(54)는 패드(PAD) 삽입을 위한 소정의 패드값(00H)을 가지고 있고, 멀티플랙서(55)는 제어신호에 따라 ATM셀 헤더 생성부(51), STF 생성부(52), CPS-PH 생성부(53), 유료부하, 패드(PAD) 중 하나를 선택하여 출력하고, FIFO(59)는 멀티플랙서(55)의 출력을 순차적으로 저장하여 ATM셀을 형성하고, UTOPIA 인터페이스부(60)는 FIFO(59)에 저장된 ATM셀을 UTOPIA방식에 따라 물리계층으로 전송한다.

AAL2와 ATM 프로토콜을 효과적으로 처리하기 위하여 상위계층에 각 연결별로 CID를 미리 알려주고, 상위계층이 제안된 포맷(즉, CPS-패킷)대로 주기적으로 전송하게 한다. 상위계층이 데이터를 내려보낼 때는 CPS-패킷으로 내려 보내므로, 앞서 설명한 바와 같이 CID, LI, PPT, UUI, HEC, INFO순으로 내려오게 된다. 이때 HEC필드는 비워두고, 데이터는 INFO 필드에 실어서 내려보낸다.

일정시간이 되어 데이터를 전송할 시간이 되면, 제어블럭(56)은 듀얼포트 메모리(도 4의 43)로부터 전송할 패킷의 선두 3바이트(즉, CPS-PH)를 읽어 CPS-PH 생성부(53)로 전달한다. CPS-PH 생성부(53)는 CPS-PH를 생성하는데, 도 2와 같은 CPS-PH 구조에서 HEC를 제외한 다른 값들은 상위계층으로부터 정해져 내려오므로 HEC만 계산하여 CPS-PH를 생성한다. 이와 동시에 제어블럭(56)은 CPS-PH로부터 CID값을 찾아 CID-VPI/VCI 변환 테이블(57)에 제공한다. CID-VPI/VCI 변환 테이블(57)은 입력된 CID에 대응하는 VPI/VCI값을 제어블럭(56)으로 전달하고, 이에 따라 제어블럭(56)은 VPI/VCI값을 ATM 셀 헤더 생성부(51)로 제공한다.

ATM셀 생성부(51)는 제어블럭(56)으로부터 제공되는 VPI/VCI 값에 따라 ATM셀 헤더를 생성한다. 이어 제어블럭(56)은 CPS-패킷 해더(CPS-PH)으로부터 길이표시자(LI)를 찾아 오프셋(OSF) 생성부(58)에 제공하고, 이에 따라 오프셋(OSF) 생성부(58)는 오프셋(OSF)값을 계산하여 제어블럭(56)에 출력한다. 제어블럭(56)은 이 오프셋(OSF)값을 시작필드(STF) 생성부(52)에 전달하여 STF생성부(52)가 시작 필드(STF)를 생성하게 한다.

이어 제어블럭(56)은 ATM셀을 생성하여 물리계층측으로 전송하는데, 제일먼저 ATM셀 헤더를 내려보내고, 이어 STF와 CPS-PH를 내려보낸다. 그리고 CPS 패킷의 유료부하를 내려보낸다. 즉, 제어블럭(56)은 멀티플랙서(55)로 제어신호를 출력하여 ATM셀 헤더 생성부(51), STF생성부(52), CPS-PH 생성부(53)의 출력을 선택한 후 44바이트의 유료부하를 선택하여 FIFO(59)로 내려보낸다. 따라서 FIFO(59)에는 53바이트의 ATM셀이 저장되게 되고, 이 셀은 UTOPIA 인터페이스부(60)를 통해 물리계층으로 전송된다.

이때 유료부하의 길이가 짧고, 바로 뒤에 있는 CPS-패킷을 이어서 보낼 수 있을 경우에는 이어서 보내고, 뒤에 있는 CPS-패킷을 현재의 셀과 함께 보낼 수 없을 경우에는 현재 셀의 유료부하의 나머지 부분을 0으로 패딩하여 내려보낸다. 즉, 패드부(54)의 출력을 선택하여 패딩한다.

한편, 본 발명의 다른 실시예에서는 상위 계층의 패킷 데이터를 일정길이 단위로 전송할 수 있다. 이와 같이 본 발명에 따라 일정길이 단위로 데이터를 전송할 경우에 AAL2 및 ATM처리부(도 4의 45)는 도 7에 도시된 바와 같고, 그 동작 개념은 도 8에 도시된 바와 같다.

도 8을 참조하면, 본 발명의 다른 실시예에서는 일정시간 단위로 데이터를 전송하는 것이 아니고, 일정길이 단위로 데이터를 전송하는 것이다. 이와 같이 일정길이 단위로 데이터를 전송할 경우에 헤더의 가변적인 부분들이 고정되어 처리속도가 개선될 수 있다. 즉, 도 6과 같이 시간간격을 일정하게 하여 전송할 경우에는 데이터의 길이가 달라지나 시간지연을 줄일 수 있고, 도 8과 같이 일정길이 단위로 전송할 경우에는 길이가 일정하므로 처리가 단순해지나 마지막 패킷 전송에서 시간이 지연될 수가 있다.

도 7을 참조하면, 본 발명의 다른 실시예는 ATM셀 헤더생성부(71), STF생성부(72,73), 제1 멀티플랙서(74), CPS-PH 생성부(75), 제2 멀티플랙서(MUX:76), 제어블럭(77), CID-VPI/VCI 테이블(78), FIFO(79), UTOPIA 인터페이스부(80)를 포함하고 있다.

도 7을 참조하면, ATM셀 헤더 생성부(71)와 CPS-PH생성부(75), CID-VPI/VCI 변환 테이블(78), FIFO(79), UTOPIA인터페이스부(80)는 도 5의 실시예와 동일하므로 더 이상의 설명은 생략하고, 다른 구성요소를 중심으로 설명한다. 다만 CPS-PH의 LI는 고정된 값(=44)을 가진다.

본 발명의 다른 실시예에서는 고정길이를 사용하므로 시작필드(STF)는 2종류의 고정된 값만 요구된다(왜냐하면 오프셋이 항시 0이므로). 따라서 시작필드(STF) 생성부(72,73)는 2종류의 고정된 값을 단순히 저장하고 있다가 제어신호에 따라 제1 멀티플랙서(74)가 하나를 선택하여 출력하도록 되어 있다. 즉, STF생성부(72,73)는 1₂과 10₂을 저장하고 있고, 제1 멀티플랙서(74)는 제어신호에 따라 이중 하나를 선택하여 출력한다.

그리고 본 발명의 다른 실시예에서는 길이가 고정되어 있으므로 패드를 삽입할 필요가 없어 PAD부분이 제거되고, 오프셋 연산이 필요없으므로 오프셋 생성부도 제거되어 있다.

도 8에 도시된 바와 같이, 전송할 데이터의 길이가 일정길이가 되면 제어블럭(77)은 듀얼포트 메모리(도4의 43)로부터 전송할 패킷의 선두 3바이트를 읽어 CPS-PH생성부(75)로 전달한다. CPS-PH 생성부(75)는 CPS-PH를 생성하는데, 도 2와 같은 CPS-PH구조에서 HEC를 제외한 다른 값들은 상위계층으로부터 정해져 내려오므로 HEC만 계산하여 CPS-PH를 생성한다. 이와 동시에 제어블럭(77)은 CPS-PH로부터 CID값을 찾아 CID-VPI/VCI 변환 테이블(78)에 제공한다. CID-VPI/VCI 변환 테이블(78)은 입력된 CID에 대응하는 VPI/VCI값을 제어블럭(77)으로 전달하고, 이에 따라 제어블럭(77)은 VPI/VCI값을 ATM 셀 헤더 생성부(71)로 제공한다. ATM셀 헤더 생성부(71)는 제어블럭(77)으로부터 제공되는 VPI/VCI 값에 따라 ATM셀 헤더를 생성한다.

이어 제어블럭(77)은 ATM셀을 생성하여 물리계층측으로 전송하는데, 제일먼저 ATM셀 헤더를 내려보내고, 이어 STF와 CPS-PH를 내려보낸다. 그리고 CPS 패킷의 유료부하를 내려보낸다. 즉, 제어블럭(77)은 제1 멀티플랙서(74)로 제어신호를 출력하여 STF값을 선택한 후, 제2 멀티플랙서(76)로 제어신호를 출력하여 ATM셀 헤더 생성부(71), STF생성부(72 혹은 73), CPS-PH 생성부(75)의 출력을 선택한 후 44바이트의 유료부하를 선택하여 FIFO(79)로 내려보낸다. 따라서 FIFO(79)에는 53바이트의 ATM셀이 저장되게 되고, 이 셀은 UTOPIA인터페이스부(80)를 통해 물리계층으로 전송된다.

이상에서 살펴본 바와 같이, 본 발명에 따라 AAL2 프로토콜로 가변길이의 소스(source) 데이터를 전송할 경우에 일정시간 혹은 일정길이 단위로 전송하므로써 AAL2 처리계층에서 하드웨어적인 부담을 경감할 수 있는 효과가 있다.

Claims

ATM셀 헤더 생성부(51);

시작필드(STF) 생성부(52);

공통부 부계층-패킷 헤더(CPS-PH) 생성부(53);

채널식별자(CID)를 해당 VPI/VCI로 변환하기 위한 변환 테이블(57);

제어신호에 따라 상기 ATM셀 헤더 생성부, 시작필드(STF) 생성부, 공통부 부계층 헤더(CPS-PH) 생성부, 및 소정 길이의 유료부하중 하나를 선택하기 위한 선택수단(55); 및

상위계층으로부터 수신된 패킷에서 공통부 부계층-패킷 헤더(CPS-PH)를 읽어와 상기 공통부 부계층-패킷 헤더(CPS-PH) 생성부로 제공하고, 공통부 부계층-패킷 헤더(CPS-PH)에서 채널 식별자(CID)를 찾아 상기 변환 테이블로 전송하며, 상기 변환 테이블로부터 채널 식별자(CID)에 대응하는 VPI/VCI가 수신되면 이를 상기 ATM셀 헤더 생성부로 전달하고, 상기 선택수단으로 제어신호를 출력하여 상기 ATM셀 생성부, 시작필드 생성부, 공통부 부계층-패킷 헤더(CPS-PH), 소정 길이의 유료부하 순으로 전송되도록 하는 제어블럭(56)을 구비한 것을 특징으로 하는 AAL2 프로토콜에 따른 데이터 전송장치.
제1항에 있어서, 상기 제어블럭(56)이 일정시간 단위로 데이터를 처리하여 전송할 경우, 유료부하의 길이가 소정 길이보다 짧을 경우 패딩하기 위한 패드부(54)와, 상기 공통부 부계층-패킷 헤더(CPS-PH)의 길이표시(LI)를 입력받아 시작필드(STF)의 오프셋(OSF)를 산출하는 오프셋 생성부(58)를 더 구비한 것을 특징으로 하는 AAL2 프로토콜에 따른 데이터 전송장치.
제1항에 있어서, 상기 제어블럭(56)이 일정길이 단위로 데이터를 처리하여 전송할 경우, 상기 시작필드 생성부(52)는 1₂혹은 10₂을 제공하도록 된 것을 특징으로 하는 AAL2 프로토콜에 따른 데이터 전송장치.
제1항에 있어서, 상기 제어블럭(56)이 일정길이 단위로 데이터를 처리하여 전송할 경우, 상기 공통부 부계층-패킷 헤더(CPS-PH)의 길이표시(LI)는 44₁₀로 고정된 값을 갖는 것을 특징으로 하는 AAL2 프로토콜에 따른 데이터 전송장치.