KR19990061124A

KR19990061124A - Semiconductor device

Info

Publication number: KR19990061124A
Application number: KR1019970081378A
Authority: KR
Inventors: 김영석
Original assignee: 김영환; 현대전자산업 주식회사
Priority date: 1997-12-31
Filing date: 1997-12-31
Publication date: 1999-07-26

Abstract

본 발명은 사이드롭 이미지를 개선한 반도체소자에 관한 것으로서, 가이드링의 모서리 부분의 나칭에 의해 발생되는 사이드롭 이미지의 부분에 콘택홀을 형성하되, 절연막의 하부에는 다른 배선의 노출을 방지하기 위한 식각장벽층인 패드층 패턴을 형성하였으므로, 사이드롭 이미지에 의한 불량 발생이 방지되어 공정수율 및 소자동작의 신뢰성을 향상시킬 수 있다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device having an improved siderop image, wherein a contact hole is formed in a portion of a siderop image generated by napping of a corner portion of a guide ring, and a lower portion of the insulating layer is provided to prevent exposure of other wiring. Since the pad layer pattern, which is an etch barrier layer, is formed, defects caused by side-drop images can be prevented, thereby improving process yield and reliability of device operation.

Description

Semiconductor device

본 발명은 사이드롭 이미지를 개선한 반도체소자에 관한 것으로서, 특히 가이드링 영역과 퓨즈박스 영역의 모서리 부분에서 하부층의 토폴로지외 빛의 상호간섭 작용등에 의해 패턴으로 예정되지 않은 부분에 발생되는 이미지인 사이드롭 이미지가 생성되는 부분에 콘택홀을 형성하고, 그 하부에는 소자의 단락을 방지하기 위한 패드층을 구비하여 사이드롭 이미지에 의한 불량발생을 방지하여 공정수율 및 소자동작의 신뢰성을 향상시킬 수 있는 반도체소자에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device having an improved side-drop image. In particular, the present invention relates to a semiconductor device having an unscheduled pattern due to the interference of light from the top layer of the lower layer and the like at the corners of the guide region and the fuse box region. A contact hole is formed in a portion where a drop image is generated, and a pad layer is formed at a lower portion of the drop image to prevent short circuits of the device, thereby preventing defects caused by sidedrop images, thereby improving process yield and reliability of device operation. It relates to a semiconductor device.

통상의 반도체소자는 웨이퍼상에 소자들을 형성한후에 그 상부면은 패시베이션막을 통하여 보호하고, 소자들의 측벽은 금속배선 형성시에 형성하는 가이드링에 의해 보호된다.A typical semiconductor device is formed after forming elements on a wafer, the upper surface of which is protected by a passivation film, and the sidewalls of the elements are protected by guide rings which are formed at the time of metal wiring formation.

도 1은 종래 기술의 제1실시예에 따른 반도체소자의 평면도로서, 사이드롭 이미지가 발생한 예이다.1 is a plan view of a semiconductor device according to a first embodiment of the prior art, in which a sidedrop image is generated.

먼저, 소정의 소자들이 형성되어있는 반도체칩(10)의 소자가 형성되어있는 부분의 테두리 부분에 금속배선 형성시 함께 형성된 가이드링(12)이 형성되어 있다. 상기 가이드링(12)은 DRAM 소자의 경우에는 제1 및 제2금속배선 형성시에 함께 형성된다.First, the guide ring 12 formed together with the metal wiring is formed on the edge of the portion of the semiconductor chip 10 in which the predetermined elements are formed. The guide ring 12 is formed at the time of forming the first and second metal wirings in the case of DRAM devices.

여기서 상기 가이드링(12)의 모서리 부분에서 금속의 나칭 현상에 의해 패턴으로 예정되지 않은 부분에 사이드롭 이미지(14)가 나타나 금속배선 식각시 절연막이 식각되어 콘택이 형성된다.In this case, the side-drop image 14 appears in a portion of the edge of the guide ring 12 which is not intended as a pattern due to the metal nagging phenomenon, and the insulating layer is etched during the metal wiring etching to form a contact.

상기와 같이 종래의 반도체소자는 사이드롭 이미지에 의해 절연막 하부에 형성되어있는 소자가 노출되어 후속 공정시 다른 배선과 단락되는 등의 문제점이 있었다.As described above, the conventional semiconductor device has a problem such that the device formed under the insulating film is exposed by the side-drop image and short-circuits with other wirings in a subsequent process.

이러한 문제점을 해결하기 위하여 종래기술의 다른 실시예로서 도2에 도시되어있는 바와 같이, 사진 공정시의 패턴의 회절에 의한 산란을 이용하여 가이드링(22)의 네 모서리 부분을 단절되게 형성하였다.In order to solve this problem, as shown in FIG. 2 as another embodiment of the prior art, four corner portions of the guide ring 22 are formed to be disconnected using scattering by diffraction of a pattern during a photographic process.

상기와 같이 가이드링을 단절되게 형성하는 종래기술의 다른 실시예에서는 가이드링(22)이 형성되지 않은 부분을 통하여 외부에서 수분이 침투하여 소자의 신뢰성을 떨어뜨리고, 상기의 떨어져 있는 부분들을 후속 금속배선 공정에서 서로 연결시켜 주어야하므로 공정이 복잡해지는 다른 문제점이 있다.In another embodiment of the prior art in which the guide ring is disconnected as described above, moisture penetrates from the outside through a portion where the guide ring 22 is not formed, thereby reducing the reliability of the device, and subsequently removing the separated portions of the guide metal. Since the wiring process must be connected to each other there is another problem that the process is complicated.

본 발명은 상기와 같은 문제점들을 해결하기 위한 것으로서, 본 발명의 목적은 반도체칩의 측면으로 부터의 수분 침투를 방지하기 위하여 가이드링을 측면을 감싸는 사각 형상으로 형성하되 사이드롭 이미지가 형성되는 부분에 콘택을 형성하고, 상기 콘택의 하부에는 식각장벽의 역할을 하는 패드층 패턴을 구비하여 공정이 간단하고, 사이드롭 이미지에 의한 불량 발생을 방지하여 공정수율 및 소자동작의 신뢰성을 향상시킬 수 있는 반도체소자를 제공함에 있다.The present invention is to solve the above problems, an object of the present invention is to form a rectangular shape surrounding the side of the guide ring in order to prevent moisture from penetrating from the side of the semiconductor chip in the portion where the side-drop image is formed A semiconductor that forms a contact and has a pad layer pattern serving as an etch barrier at the bottom of the contact, thereby simplifying the process and preventing defects caused by side-drop images to improve process yield and device operation reliability. In providing an element.

도 1은 종래 기술의 제1실시예에 따른 반도체소자의 평면도.1 is a plan view of a semiconductor device according to a first embodiment of the prior art;

도 2은 종래 기술의 제2실시예에 따른 반도체소자의 평면도.2 is a plan view of a semiconductor device according to a second embodiment of the prior art;

도3은 본 발명에 따른 반도체소자의 평면도.3 is a plan view of a semiconductor device according to the present invention;

도4는 도3의 선Ⅰ-Ⅰ에 따른 단면도.4 is a cross-sectional view taken along the line I-I of FIG.

〈도면의 주요 부분에 대한 부호의 설명〉<Explanation of symbols for main parts of drawing>

10 : 반도체칩 12,22 : 가이드링10: semiconductor chip 12,22: guide ring

14 : 사이드롭 이미지 16,18 : 금속콘택14: sidedrop image 16,18: metal contact

30 : 패드층 32 : P+영역30: pad layer 32: P + region

34 : 절연막34: insulating film

상기와 같은 목적을 달성하기 위한 본 발명에 따른 반도체소자의 특징은,Features of the semiconductor device according to the present invention for achieving the above object,

소정의 소자들이 형성되어있는 반도체칩의 전표면에 형성되어있는 절연막과, 상기 반도체칩 테두리 부분과 측벽을 감싸는 금속재질의 가이드링과, 상기 가이드링에 의해 형성되는 사이드롭 이미지가 형성되는 부분의 절연막이 제거되어 형성되어있는 콘택홀과, 상기 절연막의 하부에 형성되어 콘택홀을 통하여 노출되고 콘택홀 형성공정시 하부로의 식각을 방지하는 패드층 패턴을 구비함에 있다.An insulating film formed on the entire surface of the semiconductor chip on which predetermined elements are formed, a guide ring made of a metal material surrounding the semiconductor chip edge and sidewalls, and a sidedrop image formed by the guide ring. And a pad layer pattern formed under the insulating layer and exposed through the contact hole to prevent etching to the bottom during the contact hole forming process.

이하, 본 발명에 따른 반도체소자에 관하여 첨부도면을 참조하여 상세히 설명한다.Hereinafter, a semiconductor device according to the present invention will be described in detail with reference to the accompanying drawings.

도3 및 도4는 본 발명에 따른 반도체소자를 설명하기 위한 도면들로서, 서로 연관시켜 설명한다.3 and 4 are diagrams for describing a semiconductor device according to the present invention, which will be described in association with each other.

먼저, 소정의 소자들이 형성되어 있는 반도체칩(10)의 테두리 부분의 상부와 측벽을 보호하는 형상의 단면을 가지는 가이드링(12)이 사각형상으로 형성되어있고, 상기 가이드링(12)의 네 모서리 부분의 사이드롭 이미지가 발생되는 부분에는 금속 콘택(16)이 형성되어있다. 이때 상기 가이드링(12)과 금속콘택(16)은 금속배선인 Al이나 W, Cu등을 사용할 수 있다.First, a guide ring 12 having a cross section in the shape of protecting the top and sidewalls of the edge portion of the semiconductor chip 10 in which predetermined elements are formed is formed in a quadrangular shape, and four of the guide rings 12 are formed. The metal contact 16 is formed in the part where the side-drop image of the edge part is generated. In this case, the guide ring 12 and the metal contact 16 may use Al, W, Cu, or the like as metal wiring.

여기서 상기 금속콘택(16)은 하부의 패드층(30) 패턴과 접촉되어 있으며, 상기 패드층(30) 패턴은 콘택홀 형성시 하부로의 식각을 방지하는 식각장벽층의 역활을 수행하며, 전단계 공정에서의 다결정실리콘이나 실리사이드등으로 형성할 수 있다.In this case, the metal contact 16 is in contact with the lower pad layer 30 pattern, and the pad layer 30 pattern serves as an etch barrier layer that prevents etching to the lower side when forming the contact hole. It can form with polycrystalline silicon, a silicide, etc. in a process.

상기 소자의 가이드링(12) 부분의 단면을 살펴보면, 반도체칩(10)의 가이드링(12)과 접촉되는 부분에는 전압 인가를 위한 P+영역(32)이 형성되어 가이드링(12)과 연결되고, 그 상부에는 절연막(34)이 형성되고, 상기 절연막(34)상의 사이드롭 이미지가 형성되는 부분에 패드층(30) 패턴이 형성되어있으며, 상기 패드층(30) 패턴은 금속콘택(18)과 접촉된다.Looking at the cross section of the guide ring 12 of the device, a portion of the semiconductor chip 10 in contact with the guide ring 12 is formed with a P + region 32 for voltage application is connected to the guide ring 12 An insulating film 34 is formed thereon, and a pad layer 30 pattern is formed at a portion where a side-drop image is formed on the insulating film 34. The pad layer 30 pattern is formed of a metal contact 18. Contact with

이상에서 설명한 바와 같이, 본 발명에 따른 사이드롭 이미지를 개선한 반도체소자는 가이드링의 모서리 부분의 나칭에 의해 발생되는 사이드롭 이미지의 부분에 콘택홀을 형성하되, 절연막의 하부에는 다른 배선의 노출을 방지하기 위한 식각장벽층인 패드층 패턴을 형성하였으므로, 사이드롭 이미지에 의한 불량 발생이 방지되어 공정수율 및 소자동작의 신뢰성을 향상시킬 수 있는 이점이 있다.As described above, in the semiconductor device having the improved sidedrop image according to the present invention, a contact hole is formed in a portion of the sidedrop image generated by nagging the edge portion of the guide ring, but the other wiring is exposed under the insulating film. Since the pad layer pattern, which is an etch barrier layer, is formed to prevent the defects, defects caused by the sidedrop image are prevented, thereby improving process yield and reliability of device operation.

Claims

An insulating film formed on the entire surface of the semiconductor chip on which predetermined elements are formed;

A guide ring made of a metal material surrounding the semiconductor chip edge and sidewalls;

A contact hole formed by removing an insulating film of a portion where a sidedrop image formed by the guide ring is formed;

And a pad layer pattern formed under the insulating layer to expose through the contact hole and prevent etching to the bottom during the contact hole forming process.

The semiconductor device of claim 1, wherein the guide ring uses Al, W, or Cu.

The semiconductor device of claim 1, wherein the pad layer pattern is formed of polycrystalline silicon or silicide.