KR19990060595A - 라인 프로세서를 이용한 라인 인터페이스 카드 제어시스템 - Google Patents

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Abstract

가. 청구범위에 기재된 발명이 속한 기술분야
라인 프로세서를 이용하한 라인 인터페이스 카드 제어시스템에 관한 것이다.
나. 발명이 해결하려고 하는 기술적 과제
라인 프로세서를 이용한 라인 인터페이스 카드 제어시스템을 제공함에 있다.
다. 발명의 해결방법의 요지
라인 인터페이스 카드 제어시스템에 있어서, 다수의 라인 인터페이스 카드와, 상기 각 라인 인터페이스 카드에 각각 연결되고, 상기 라인 인터페이스 카드들의 데이터를 입력받아 분석하고, 소정의 명령을 받아 상기 라인 인터페이스 카드의 동작을 제어하는 라인 프로세서와, 상기 각 라인 프로세서에서 분석된 라인 인터페이스 카드들의 데이터를 입력받아 분석하여 출력하고, 소정의 제어명령을 받아 상기 라인 프로세서의 동작을 제어하는 시그널 프로세서와, 상기 시그널 프로세서로부터 분석된 데이터를 입력받아 처리 분석하여 그에 해당하는 명령을 상기 시그널 프로세서로 전달하는 메인 프로세서로 이루어짐을 한다.
라. 발명의 중요한 용도
자동사설교환기의 라인 이터페이스 카드 제어에 이용한다.

Description

라인 프로세서를 이용한 라인 인터페이스 카드 제어시스템
본 발명은 자동사설교환기에서 라인 인터페이스 카드 제어 시스템에 관한 것으로, 특히 라인 인터페이스 카드에 별도의 마이크로프로세(이하 :라인 프로세서라 함)를 이용하여 제어하는 라인 인터페이스 카드 제어시스템에 관한 것이다.
일반적으로 자동사설교환기(Private Autometic Branch Exchange: PABX)는 다수의 라인 인터페이스 카드를 실장하고 있다.
도 1은 종래의 다수의 라인 인터페이스를 제어하기 위한 제 1방안을 나타내는 라인 인터페이스 카드 제어시스템의 블록 구성도이다.
이하 도 1을 참조하여 설명하면, 도면에 참조된 부호 10은 메인 마이크로프로세서(Main Microprocessor)이고, 상기 메인 마이크로프로세서(10)는 다수의 라인 인터페이스 카드(10-1 ~ 10-4)를 가지고, 데이터(DATA) 라인과 어드레스(ADRS) 라인에 의해 각 라인 인터페이스 카드들과 연결된다. 상기 다수의 라인 인터페이스 카드로는 데이터 라인 인터페이스(Data Line Inerface: DLI)(10-1)와, 프라이머리 레이트 인터페이스(Primary Rate Interface: PRI)(10-2)와, 베이직 레이트 인터페이스(Basic Rate Interface: BRI)(10-2)와, 보이스 메일 시스템(Voice Mail Systerm: VMS)(10-4) 등과 같은 카드들이 있다. 상기 메인 마이크로프로세서(10)는 상기 카드들을 통해 인터페이스되는 호(Call)들을 상기 데이터 라인과 어드레스 라인을 통해 전반적으로 제어한다.
도 1의 방안에서 라인 인터페이스 카드 제어시스템에서는 수용 용량이 적을 경우 메인 마이크로 프로세서에서 직접 라인 인터페이스 카드들을 제어하는 데 큰 무리가 발생하지 않는다. 특히 아날로그 카드만 있을 경우 음성신호 처리를 하지 않고 아날로그 신호를 그대로 통화시키므로 처리하는데 로드(Load: 부하)의 증가는 없다. 그러나 도 1의 라인 인터페이스 카드 제어시스템에서는 음성다이얼 등의 음성을 처리하는 부분이나 음성 채널로 데이터를 전송하는 시스템에서는 그의 처리 스피트가 떨어지는 문제점이 발생한다.
제 1방안의 이러한 문제점을 해결하기 위해서 도 2와 같은 라인 인터페이스 카드 제어시스템이 사용된다.
도 2는 종래의 다수의 라인 인터페이스를 제어하기 위한 제 2방안을 나타내는 라인 인터페이스 카드 제어시스템의 블록 구성도로서 이하 도 2를 참조하여 설명한다.
도면에 참조된 부호 20은 메인 마이크로프로세서이고, 상기 메인 마이크로프로세서(20)는 다수의 신호 프로세서(20-1 ~ 20-2)를 가지고, 선입선출(First In First Out: FIFO)방식에 의해 상기 신호 프로세서들을 제어한다. 상기 각 신호 프로세서(20-1 또는 20-2)는 다수의 라인 인터페이스 카드와 연결되고, 상기 라인 인터페이스 카드를 통해 인터페이스되는 호들을 제어한다. 그러나 상기 하나의 신호 프로세서에 연결되는 라인 인터페이스 카드의 수는 부하의 과다를 최소가 될 수 있는 수로 제한된다.
상술한 바와 같이 수용 용량이 많아지고, 데이터의 처리량이 많아지고 하이 스피드를 요구하는 데이터 처리 시스템인 디지탈 사설교환기 및 키폰 시스템에서는 상기한 라인 인터페이스 카드 제어시스템이 인터페이스되는 호들을 처리하지 못하는 문제가 발생한다.
따라서 본 발명의 목적은 다수의 라인 인터페이스 카드에 각각 라인 프로세서를 두어 다중 처리를 하는 라인 프로세서를 이용한 라인 인터페이스 카드 제어시스템을 제공함에 있다.
본 발명의 목적을 달성하기 위해서 본 발명은 라인 인터페이스 카드 제어시스템에 있어서, 다수의 라인 인터페이스 카드와, 상기 각 라인 인터페이스 카드에 각각 연결되고, 상기 라인 인터페이스 카드들의 데이터를 입력받아 분석하고, 소정의 명령을 받아 상기 라인 인터페이스 카드의 동작을 제어하는 라인 프로세서와,
상기 각 라인 프로세서에서 분석된 라인 인터페이스 카드들의 데이터를 입력받아 분석하여 출력하고, 소정의 제어명령을 받아 상기 라인 프로세서의 동작을 제어하는 시그널 프로세서와, 상기 시그널 프로세서로부터 분석된 데이터를 입력받아 처리 분석하여 그에 해당하는 명령을 상기 시그널 프로세서로 전달하는 메인 프로세서로 이루어짐을 한다.
도 1은 종래 라인 인터페이스 카드를 제어하기 위한 제 1방안을 나타내는 라인 인터페이스 제어시스템의 블록 구성도.
도 2는 종래 라인 인터페이스 카드를 제어하기 위한 제 2방안을 나타내는 라인 인터페이스 제어시스템의 블록 구성도.
도 3은 본 발명의 실시 예에 따른 라인 인터페이스 카드를 제어하기 위한 라인 인터페이스 제어시스템의 블록 구성도.
이하 본 발명에 따른 바람직한 실시 예를 첨부한 도면을 참조하여 상세히 설명한다. 우선 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가지도록 하고 있음에 유의해야 한다. 그리고 본 발명을 설명함에 있어서, 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.
도 3은 본 발명의 실시 예에 따른 라인 프로세서를 이용한 라인 인터페이스 카드 제어시스템의 블록 구성도이다.
이하 도 3을 참조하여 설명하면, 메인 마이크로프로세서(30)는 시그널 프로세서(40)에서 오는 가종 정보들을 취합 분석해서 각 그에 따르는 적절한 명령들을 하이 레벨 디지탈 데이터 링크 컨트롤 링크(High Level Data Link Control:이하 HDLC LINK라 함)(35)를 통해 시그널 프로세서(40)로 전달한다. 시그널 프로세서(40)는 HDLC(45)를 통해 상기 메인 마이크로프로세서(30)로부터 명령을 전달받아 가급적 모든 일은 자신이 처리한다. 이때 메인 마이크로프로세서(30)는 운영시스템(Operating System) 프로그램만을 수행한다. 시그널 프로세서(40)는 메인 마이크로프로세서(30)와 다수의 라인 프로세서들(50 ~ 80)의 중간 역할로서 다수의 라인 프로세서들(50 ~ 80)로부터 수집한 정보를 분석하여 상기 메인 마이크로프로세서(30)에 보고하고, 상기 메인 마이크로프로세서(30)로부터 명령을 전달받아 그에 해당하는 명령을 수행한다. 그리고 시그널 프로세서(40)는 상기 메인 마이크로프로세서(30)로부터 전달받은 명령중 동작에 대한 사항들에 대해서만 해당 라인 프로세서로 전달한다. 각 라인 프로세서들(50 ~ 80)는 각각의 HDLC 링크(52 ~82)를 통해 상기 시그널 프로세서(40)로부터 명령을 입력받아 실제 I/O 인터페이스(해당 라인 인터페이스 카드) 또는 하드웨어적인 LCD, LED, Relay 등 각종 입출력들을 제어한다. 또한 각 라인 프로세서(50 ~80)는 상기 I/O로부터 일어나는 모든 데이터들을 취합하여 상기 시그널 프로세서(40)로 전달한다. 이러한 명령의 전달과 수집은 각 라인 프로세서의 HDLC 링크 또는 선입선출방식(FIFO)에 의해 수행하며, 라인 프로세서가 없는 경우에는 라인 드라이버 버퍼(Line Driver Buffer)를 거치는 어드레스(ADRS)와 데이터(Data) 버스를 통해 통신을 실시하게 된다.
상기한 바와 같이 본 발명은 다중처리방식을 채택하여 시스템의 작업률을 높이기 위하여 각 프로세서의 역할을 분담하여 메인 마이크로프로세서 또는 시그널 프로세서의 부하를 분산시킴으로써 신뢰성을 높일 수 있는 이점이 있다.
본 발명의 다른 이점은 고속 스피드를 요구하는 가종 라인 인터페이스 카드의 스피드를 높일 수 있으며, 방대한 기능들을 수행하는 경우에 다중처리를 하므로써 유리한 이점이 있다.
본 발명의 또 다른 이점은 간단한 기능을 수정하거나 디버깅시 해당 라인 프로세서를 통해 실행할 수 있으므로 유리한 이점이 있다.

Claims (5)

  1. 라인 인터페이스 카드 제어시스템에 있어서,
    다수의 라인 인터페이스 카드와,
    상기 각 라인 인터페이스 카드에 각각 연결되고, 상기 라인 인터페이스 카드들의 데이터를 입력받아 분석하고, 소정의 명령을 받아 상기 라인 인터페이스 카드의 동작을 제어하는 라인 프로세서와,
    상기 각 라인 프로세서에서 분석된 라인 인터페이스 카드들의 데이터를 입력받아 분석하여 출력하고, 소정의 제어명령을 받아 상기 라인 프로세서의 동작을 제어하는 시그널 프로세서와,
    상기 시그널 프로세서로부터 분석된 데이터를 입력받아 처리 분석하여 그에 해당하는 명령을 상기 시그널 프로세서로 전달하는 메인 프로세서로 이루어짐을 특징으로 하는 라인 프로세서를 이용한 라인 인터페이스 카드 제어시스템.
  2. 제 1항에 있어서, 상기 메인 마이크로프로세와 시그널 프로세서는,
    하이 레벨 데이터 링크 컨트롤 링크에 의해 통신을 함을 특징으로 하는 라인 프로세서를 이용한 라인 인터페이스 카드 제어시스템.
  3. 제 1항에 있어서, 상기 시그널 프로세서와 라인 프로세서는,
    하이 레벨 데이터 링크 컨트롤 링크에 의해 통신을 함을 특징으로 하는 라인 프로세서를 이용한 라인 인터페이스 카드 제어시스템.
  4. 제 1항에 있어서, 상기 시그널 프로세서와 라인 프로세서는,
    선입선출방식에 의해 통신을 함을 특징으로 하는 라인 프로세서를 이용한 라인 인터페이스 카드 제어시스템.
  5. 제 1항에 있어서, 상기 라인 프로세서가 없으면 라인 드라이버 버퍼를 거치는 어드레스와 데이터 버스를 통해 통신을 함을 특징으로 하는 라인 프로세서를 이용한 라인 인터페이스 카드 제어시스템.
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