KR100204873B1 - 무선 사설교환기에서 패러렐버스를 이용한 메세지 교환장치 - Google Patents
무선 사설교환기에서 패러렐버스를 이용한 메세지 교환장치 Download PDFInfo
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Abstract
본 발명은 무선 사설교환기에서 컨트롤 보드와 라인보드들 간의 메세지 교환통로인 패러렐버스를 이용한 메세지 교환장치에 관한 것으로, 특히 더욱더 많은 메세지를 신속하게 송수신하도록 한 무선 사설교환기에서 패러렐버스를 이용한 메세지 교환장치에 관한 것이다.
즉, 본 발명은 패러렐버스를 통한 통화 메세지의 송수신이 HDLC(High level Data Link Control) 프로토콜에 의해 이루어지도록 하는 메세지 교환장치로서, 많은 양의 메세지 송수신이 신속하게 이루어지도록 함을 목적으로 한다.
이에 따라, 각 라인보드에 할당되는 송수신 주기가 길어져 보다 많은 메세지의 송수신이 가능해지고, 이에 따라 제품에 대한 사용자의 신뢰성이 향상된다.
Description
제1도는 일반적으로 무선 사설교환기에서 패러렐버스를 이용한 메세지 교환장치의 구성 블럭도.
제2도는 제1도에서 각 라인보드와 라인 컨트롤부와 메인 컨트롤부 사이의 메세지 교환을 위한 상세 구성 블럭도.
제3도는 제1도에서 메세지 송수신 타이밍도.
a도는 각 라인셀프의 메세지 송수신 타이밍도.
b도는 라인셀프 내의 각 라인보드들에 할당되어 있는 메세지 송수신 타이밍도.
c도는 라인보드에서 메인 컨트롤부와의 메세지 송수신 타이밍도.
제4도는 본 발명 무선 사설교환기에서 패러렐버스를 이용한 메세지 교환장치의 구성 블럭도.
제5도는 제4도에서 라인 컨트롤부와 메인 컨트롤부 사이의 메세지교환을 위한 상세 구성 블럭도.
a도는 라인 컨트롤부의 구성 블럭도.
b도는 메인 컨트롤부의 구성 블럭도.
제6도는 제4도에서 메세지 송수신의 타이밍도.
a도는 각 라인셀프의 메세지 송수신 타이밍도.
b도는 라인셀프 내의 각 라인보드들에 할당되어 있는 메세지 송수신 타이밍도.
c도는 라인보드에서 메인 컨트롤부와의 메세지 송수신 타이밍도이다.
* 도면의 주요부분에 대한 부호의 설명
10, 100 : 제1라인셀프 20, 200 : 제2라인셀프
30, 300 : 제3라인셀프 40, 400 : 제4라인셀프
11,21,31,41,110,210,310,410 : 제1라인보드
12,22,32,42,120,220,320,420 : 제14라인보드
13,23,33,43,130,230,330,430 : 제1라인 컨트롤부
14,24,34,44 : 제2라인 컨트롤부 15,140 : 메인 컨트롤부
51 : 제1CPU 52 : 제1롬
53 : 제1램 54 : 제1패러렐버스 메모리
55 : 패러렐버스 컨트롤부 510 : 제2CPU
520 : 제2롬 530 : 제2램
540 : 제1시리얼 입출력부 550 : 제1입출력 드라이버
560 : 제2패러렐버스 메모리 570 : 제2패러렐버스 컨트롤부
610 : 제3CPU 620 : 제3롬
630 : 제3램 640 : 제2시리얼 입출력부
650 : 제2입출력 드라이버
본 발명은 무선 사설교환기에서 컨트롤 보드와 라인보들 간의 메세지 교환 통로인 패러렐버스를 이용한 메세지 교환장치에 관한 것으로, 특시 더욱더 많은 메세지를 신속하게 송수신하도록 한 무선 사설교환기에서 패러렐버스를 이용한 메세지 교환장치에 관한 것이다.
일반적으로 무선 사설교환기는 각 가입자를 무선으로 연결된 단말기와 연결시키는 것으로, 무선 사설교환기와 무선으로 연결된 단말기사이에 기지국을 설치하여 무선 사설교환기와 기지국은 유선으로 연결하고, 기지국과 각 단말기는 무선으로 연결하여 구성한 것이다. 이로써, 무선 사설교환기에 연결된 각 가입자는 무선으로 연결된 각 단말기와의 통신이 가능하게 된다.
이때, 무선 사설교환기에서 각 가입자에 의한 통화 메세지와 기지국을 통해 수신되는 메세지의 교환은 8비트의 패러렐버스를 통해 이루어지는데, 이때의 메세지 교환장치의 구성을 살펴보면 제1도와 같이 기본적으로 네 개의 라인셀프(10∼40)로 구성된다.
즉, 제1라인셀프(10)는 14개의 라인보드(11, 12)와 이중화 장치로 구성되어 있는 제1 및 2라인 컨르롤부(13, 14)와 메인 컨트롤부(15)로 구성되고, 그 밖의 라인셀프(20∼40)는 14개의 라인보드(21,22)(31,32)(41,42)와 이중화 장치로 구성되어 있는 제1 및 2라인 컨트롤부(13,14)(23,24)(33,34)(43,44)로 구성된다.
이때, 각 라인셀프(10∼40)에 구성되어 있는 각 라인보드와 각 라인 컨트롤부는 8비트 패러렐버스를 통해 제1라인셀프(10)에 구성되어 있는 메인 컨트롤부(15)의 제어를 받으면서 통화 메세지를 송수신한다.
여기서, 각 라인셀프(10∼40)에 장착되는 라인보드는 교환기에 가입된 가입자에 각각 연결되어 가입자에 의한 통화 메세지를 8비트 패러렐버스를 통해 메인 컨트롤부(15)와 송수신하는 통신용 라인보드와, 교환기의 그 밖의 기능을 수행하는 라인보드로 구성된다. 이때, 통신용 라인보드를 제외한 그 밖의 다른 라인보드들은 해당하는 라인셀프에 구성된 라인 컨트롤부의 제어를 받게 된다.
한편, 각 라인 컨트롤부(13,14)(23,24)(33,34)(43,44)는 이중화 장치로서 액티브상태와 스탠바이상태로 구분되어 통신용 라인보드를 제외한 다른 라인보드들을 제어한다. 그리고, 각 라인 컨트롤부(13,14)(23,24)(33,34)(43,44)는 메인 컨트롤부(15)의 제어를 받는다.
이와같이 각 라인셀프(10∼40)에 장착되어 있는 라인보드 중 통신용 라인보드만이 메인 컨트롤부(15)와 8비트 패러렐버스를 통해 메세지를 송수신하게 된다.
여기서, 8비트 패러렐버스를 통해 메세지를 송수신하는 각 라인보드와, 라인 컨트롤부와, 메인 컨트롤부의 메세지 교환을 위한 기본적인 구성을 살펴보면 제2도와 같다.
즉, 입출력되는 신호를 처리 제어하는 제1CPU(Central Processing Unit)(51)와, 상기 제1CPU(51)의 동작을 위한 프로그램을 저장하고 있는 제1롬(52)과, 상기 제1CPU(51)에 의해 처리되는 데이타를 저장하는 제1램(53)과 8비트 패러렐버스를 통해 입출력되는 데이타를 저장하는 제1패러렐버스 메모리(54)와, 상기 제1패러렐버스 메모리(54)의 출력 데이타를 8비트 패러렐버스로 실어주면서 8비트 패러렐버스를 통해 입력되는 데이타를 제1패러렐버스 메모리(54)로 전달하는 제1패러렐버스 컨트롤부(55)를 포함하여 구성된다.
상기 구성에 따라 8비트 패러렐버스를 통해 송수신되는 통화 메세지는 제1패러렐버스 메모리(54)에 저장되고 제1CPU(51)에 의해 제어를 받는다. 그리고, 상기 제1패러렐버스 메모리(54)는 송신영역과 수신영역으로 분리되어 송신 메세지와 수신메세지를 각기 다른 영역에 저장한다.
이와 같이 구성되는 라인보드는 라인 컨트롤부를 포함하여 각 라인셀프(10∼40)에 최대 16개가 장착된다.
여기서, 각각의 라인셀프(10∼40)와 메인 컨트롤부(15) 사이에서 8비트 패러렐버스를 통해 이루어지는 메세지 교환은 8㎳를 주기로 이루어진다.
이때, 8비트 패러렐버스에 접속되어 있지만 메인 컨트롤부(15)와 통화 메세지는 교환하지 않도록 되어있는 각 라인셀프(10∼40)의 라인 컨트롤부와, 통신용 라인보드를 제외한 라인보드들에도 메세지 송수신 주기가 할당된다. 즉, 각 라인셀프(10∼40) 내에 장착 가능한 16개의 라인보드 모두에 메세지 송수신 주기가 할당된다.
이를 제3도의 타이밍도를 이용하여 설명한다.
여기서, 할당되는 주기동안 메세지 송수신이 이루어지는 라인보드는 통신용 라인보드이고, 그 밖의 라인보드에 할당되는 주기동안에는 어떤 메세지 교환도 이루어지지 않게 된다.
즉, 메인 컨트롤부(15)에서는 8㎳의 주기동안 모든 라인셀프(10∼40)에서 출력되는 메세지를 수신 그리고 외부 통신 라인을 통해 수신한 메세지를 각 라인셀프(10∼40)로 송신해야 하므로, 각 라인셀프(10∼40)마다 할당되는 메세지 송수신시간의 주기는 제3(A)도와 같이 평균적으로 2㎳가 된다. 즉, 제1라인셀프(10)에서 2㎳동안 메세지를 메인 컨트롤부(15)와 송수신하면, 다음 2㎳ 동안에는 제2라인셀프(20)에서 메세지를 메인 컨트롤부(15)와 송수신한다.
제2라인셀프(20)에서 2㎳동안 메세지를 다 송수신하고 나면 다음에는 제3라인셀프(30)에서, 그 다음에는 제4라인셀프(40)에서 송수신하게 된다. 이와 같이 8㎳의 주기를 각각 2㎳로 나누어 순차적으로 메세지를 교환하게 된다. 이에 따라, 각 라인셀프(10∼40)에 구성되어 있는 16개 각각의 보드에 할당되는 메세지 교환을 위한 시간은 2㎳를 16으로 나눈 125㎲가 된다(제3(B)도). 또한, 각 라인보드의 패러렐버스 메모리는 송수신용으로 분리되어 있으므로 각 라인보드에 할당되어 있는 125㎲ 중 62.5㎲는 메세지를 송신(Tx)하는데 사용하고, 나머지 62.5㎲는 메세지를 수신(Rx)하는데 사용한다(제3(C)도). 이때, 일반적으로 1바이트의 메세지는 약 3.9㎲동안 송신 또는 수신되므로, 상기 62.5㎲동안 송수신되는 각각의 메세지는 16바이트가 된다. 즉, 한 라인보드에서 8비트 패러렐버스를 통해 16바이트의 데이타를 62.5㎲동안 메인 컨트롤부(15)로 송신하면, 그에 대한 응답 메세지로서 메인 컨트롤부(15)로부터 송신되는 16바이트의 데이타를 62.5㎲동안 수신하게 된다. 이와 같이 한 라인보드에서의 125㎲동안 송수신 동작이 완료되면, 다음 라인보드에서 송수신 동작을 하게 된다. 이때, 다른 라인보드가 데이타 송수신을 위해 할당된 시간이 되지 않았음에도 불구하고 통화 메세지를 가입하로부터 전달받았을 시에는 내부에 구성된 패러렐버스 메모리에 그 데이타를 저장하고 있다가 할당된 시간이 되면 그때 송수신하게 된다.
이렇게 각 라인보드에서 125㎲동안 송수신 동작을 순차적으로 행하여 4개의 라인셀프의 통화 메세지 송수신이 8㎳동안 모두 이루어지게 된다. 이에 따라 각 라인보드에서의 메세지 송수신 속도는 16Kbps가 된다.
이와 같이 8㎳의 한주기동안 각 라인셀프의 라인보드와 메인 컨트롤부를 통해 송수신되는 메세지는 각각 16바이트로서, 그 이상 많은 양의 메세지를 송수신하고자 할 경우에는 충분하게 메세지를 전달할 수 없게 되는 문제점이 발생한다.
본 발명은 상기와 같은 문제점을 해결하기 위해 고안된 것으로, 패러렐버스를 통한 통화 메세지의 송수신이 HDLC(High level Data Ling Control)프로토콜에 의해 이루어지도록 하는 메세지 교환장치를 구성하여 많은 양의 메세지 송수신이 신속하게 이루어지도록 함을 목적으로 한다.
상기 목적을 달성하기 위한 본 발명 무선 사설교환기에서 패러렐버스를 이용한 메세지 교환장치는, 사설교환기에 가입된 각각의 가입자들과 연결되어 메세지 통신을 하는 수개의 통신용 라인보드와, 통신외의 다른 기능을 하는 수개의 라인보드와, 상기 가입자와 연결되지 않은 라인보드들을 제어하면서 가입자와 연결되어 메세지 통신을 하는 통신용 라인보드를 통한 통화 메세지를 8비트의 패러렐버스를 통해 32바이트씩 순차 입력하여 패킷화하면서 HDLC 프로토콜에 따라 출력되도록 하는 라인 컨트롤부로 구성되는 수개의 라인셀프로 이루어지면서, 상기 라인셀프중 제1라인셀프에는 상기 각 라인셀프의 라인 컨트롤부를 제어하면서 상기 각 라인셀프의 라인 컨트롤부에서 HDLC 프로토콜에 따라 동시에 출력되는 데이타 프레임들을 입력하여 그에 따른 각 라인보드로의 응답 메세지를 하나의 데이타 프레임으로 생성하여 HDLC 프로토콜에 따라 출력하는 메인 컨트롤부를 포함시킴을 특징으로 한다.
이때, 각 라인 컨트롤부에서 출력되는 메세지는 동시에 출력되는 것으로, 각 라인셀프에 우선순위를 할당하여 그 순위에 따라 각 메세지가 메인 컨트롤부로 입력되도록 하여 각 송신 메세지 사이에 충돌이 일어나지 않도록 한다.
여기서, HDLC 프로토콜이란 정보를 일련의 비트형태로 전송하는 프로토콜 중의 하나로, 어떤 특정한 문자 셋트의 사용에 의존하지 않고, 프레임의 시작과 끝을 플랙(Flag)이라는 특수 비트패턴에 의하여 구별하며, 또한 상기 플랙을 사용하여 프레임의 동기를 맞춘다.
이러한 HDLC 프로토콜에 따라 각 메세지들이 각 라인 컨트롤부와 메인 컨트롤부에서 입출력됨으로 해서 각 메세지들의 구별이 쉽게 이루어져 신속한 메세지 송수신이 가능하게 된다.
이하, 본 발명의 일실시예를 첨부 도면을 참조로 하여 좀 더 상세히 설명하면 다음과 같다.
제4도는 본 발명 무선 사설교환기에서 메세지 교환장치의 구성블럭도이다.
즉, 4개의 라인셀프(100∼400)로 구성되며, 각각의 라인셀프(100∼400)의 구성은 가입자 통신용 라인보드와 교환기 기능 라인보드로 이루어지는 라인보드(110,120)(210,220)(310,320)(410, 420)와, 이중화되어 장착되는 제1라인 컨트롤부(130)(230)(330)(430)로 구성되나, 이때 제1 라인셀프(100)는 상기 각 라인보드와 8비트 패러렐버스를 통해 통화 메세지를 송수신하면서 제어하는 메인 컨트롤부(140)를 포함한다.
도면상, 이중화 되어있는 라인 컨트롤부는 액티브 상태의 제1라인 컨트롤부(130)(230)(330) (430)만 도시하고 스탠바이 상태의 제2라인 컨트롤부는 생략하였다. 이하, 제1라인 컨트롤부(130)(230)(330)(430)를 라인 컨트롤부로 설명한다.
여기서, 각 라인셀프(100∼400)에 구성되는 라인 컨트롤부(130)(230)(330)(430)는 각 라인보드에서 출력되는 통화 메세지를 HDLC 프로토콜에 따라 패킷화하여 상기 메인 컨트롤부(140)로 송신하면서 메인 컨트롤부(140)에서 출력되는 통화 메세지를 입력하여 해당 라인보드에서 요구하는 메세지만을 추출하여 해당 라인보드로 출력하도록 구성된다.
그리고, 상기 메인 컨트롤부(140)는 상기 각 라인 컨트롤부(130)(230)(330)(430)와 HDLC 프로토콜에 따라 데이타를 송수신하는 송신라인과 수신라인으로 연결되어 있어, 상기 각 라인 컨트롤부(130)(230)(330)(430)에서 출력되는 각각의 메세지를 각 라인셀프(100∼400)에 할당되어 있는 우선순위에 따라 입력하여 그에 따른 외부 통신 라인으로부터의 응답 메세지를 패킷화하여 HDLC 프로토콜에 따라 하나의 데이타 프레임으로 상기 각 라인 컨트롤부(130)(230)(330)(430)에서 데이타가 동시에 출력되더라도 메인 컨트롤부(140)에서 각 데이타를 할당된 우선순위에 따라 입력하게 된다.
상기 구성에서 라인 컨트롤부(130)(230)(330)(430)와 메인 컨트롤부(140)사이의 메세지 교환을 위한 구성을 좀 더 상세하게 설명하면 제5도와 같다.
이때, 각 라인보드(110,120)(210,220)(310,320)(410,420)의 구성은 기존의 구성과 동일한 것으로, 제2도와 같다.
제5(A)도는 각 라인 컨트롤부(130)(230)(330)(430)의 구성블럭도이다.
입출력되는 신호를 처리 제어하는 제2CPU(510)와; 상기 제2CPU(510)의 동작을 위한 프로그램을 저장하는 제2롬(520)과; 상기 제2CPU(510)에서 처리되는 데이타를 저장하는 제2램(530)과; 각 라인보드에서 8비트 패러렐버스를 통해 입출력되는 32바이트의 통화 메세지를 저장하는 제2패러렐버스 메모리(560)와; 상기 제2패러렐버스 메모리(560)의 출력 데이타를 8비트 패러렐버스로 실어주면서 8비트 패러렐버스를 통해 입력되는 데이타를 상기 제2패러렐버스 메모리(560)로 전달하는 제2패러렐버스 컨트롤부(570)와; 상기 각 라인보드에서 출력되는 32바이트의 데이타를 패킷화하여 다중점(Multidrop) 방식으로 HDLC 프로토콜에 따라 출력되도록 하면서 상기 메인 컨트롤부(140)에서 출력되는 데이타를 입력하여 상기 제2패러렐버스 메모리(560)에 저장되도록 하여 해당 라인보드로 출력되도록 하는 제1시리얼 입출력부(Serial Input Output : SIO)(540) 및; 상기 제1시리얼 입출력부(540)를 통해 다중점 방식으로 입출력되는 데이타를 상기 메인 컨트롤부(140)와 인터페이스하는 제1입출력 드라이버(550)를 포함하여 구성된다.
제5(B)도는 제1라인셀프(100)에 장착되는 메인 컨트롤부(140)의 구성 블럭도이다.
입출력되는 신호를 처리 제어하는 제3CPU(610)와; 상기 제3CPU(610)의 동작을 위한 프로그램을 저장하는 제3롬(620)과; 상기 제3CPU(610)에서 처리되는 데이타를 저장하는 제3램(630)과; 상기 각 라인 컨트롤부(130)(230)(330)(430)로부터 송신되는 통화 메세지를 입력하면서 외부 통신라인을 통해 전달되는 통화 메세지를 하나의 데이타 프레임으로 패킷화하여 다중점 방식으로 HDLC 프로토콜에 따라 상기 각 라인 컨트롤부(130)(230)(330)(430)로 출력되도록 하는 제2시리얼 입출력부(640) 및; 상기 제2시리얼 입출력부(640)를 통해 다중점 방식으로 입출력되는 데이타를 상기 각 라인 컨트롤부(130)(230)(330)(430)와 인터페이스하는 제2입출력 드라이버(650)를 포함하여 구성된다.
여기서, 상기 라인 컨트롤부(130)(230)(330)(430)와 메인 컨트롤부(140)에 구성되는 상기 입출력 드라이버(550)는 다중점 방식으로 데이타가 입출력되도록 하는 드라이버로서, 실례로 RS-485 드라이버가 바람직하다.
상기와 같은 구성으로 이루어진 본 발명의 메세지 교환 동작을 제6도의 타이밍도를 함께 하여 설명한다.
이때, 각 라인셀프(100∼400)와 메인 컨트롤부(140) 사이의 메세지 교환 전체주기는 기존과 동일한 8㎳이다.
각 라인셀프(100∼400)에 구성되어 있는 각 라인보드에서 메인 컨트롤부(140)와의 통화 메세지 교환은 각 라인 컨트롤부(130)(230)(330)(430)의 제1시리얼 입출력부(540)를 통해 이루어지도록 되어 있으므로 각각의 라인보드에서 입출력되는 통화 메세지는 각 라인셀프(100∼400)에 대해 독립적으로 이루어지게 된다.
즉, 제6(A)도와 같이 각 라인셀프(100∼400)의 라인보드에서의 통화 메세지 송수신 동작은 동시에 독립적으로 이루어지게 된다. 이에 따라, 각 라인셀프(100∼400)에서 통화 메세지의 송수신에 대해 할당되는 주기는 4㎳가 된다. 그리고, 나머지 4㎳동안에는 라인 컨트롤부(130)(230)(330)(430)와 각 라인보드에서 각 패러렐버스 메모리에 저장된 메세지를 읽어 처리하거나 송신할 메세지를 각 패러렐버스 메모리에 기록한다.
이와 같이 메세지 송수신에 대해 할당된 4㎳는 각 라인셀프(100∼400)에 구성되는 각 라인보드에 제6(B)도와 같이 250㎲씩 각각 할당된다. 즉, 라인보드는 할당된 시간동안 순차적으로 메세지를 송수신하게 된다. 이에 따라, 각 라인보드에서 처리할 수 있는 통화 메세지의 크기는 제6(C)도에서와 같이 32바이트가 된다. 이는 각 라인보드에 할당된 250㎲를 각각 송신주기와 수신주기로 나누어 할당되는 125㎲동안 송수신될 수 있는 데이타량이다.
이렇게 각 라인보드에서 125㎲동안 8비트 패러렐버스를 통해 출력되는 통화 메세지는 해당 라인셀프(100∼400)의 라인 컨트롤부(130)(230)(330)(430)의 제2패러렐버스 컨트롤부(570)를 통해 제2패러렐버스 메모리(560)에 저장되면서 제2CPU(510)의 제어를 받아 제1시리얼 입출력부(540)에 입력된다. 제1시리얼 입출력부(540)에 입력된 통화 메세지는 다중점 방식으로 패킷화되면서 HDLC프로토콜에 따라 제1입출력 드라이버(550)를 통해 출력된다. 상기 출력된 데이타에는 각 라인셀프(100∼400)에 할당되어 있는 우선순위가 포함되어 있어 메인 컨트롤부(140)에서 이를 확인하여 순차적으로 제2입출력 드라이버(650)를 통해 입력하게 된다. 제2입출력 드라이버(650)를 통해 입력된 각 라인셀프(100∼400)의 데이타는 제2시리얼 입출력부(640)에서 해독되어 제3CPU(610)의 제어를 받아 처리된다. 이에 따라 메인 컨트롤부(140)에서 외부 통신라인으로부터 입력한 현재 메세지를 메인 컨트롤부(140)로 송신한 각 라인보드에 해당하는 응답 메세지를 하나의 데이타 프레임으로 생성하여 제2시리얼 입출력부(640)에서 다중점 방식으로 패킷화한다. 이는 HDLC 프로토콜에 따라 입출력 드라이버(650)를 통해 각 라인셀프(100∼400)의 라인 컨트롤부(130)(230)(330)(430)로 입력된다. 각 라인 컨트롤부(130)(230)(330)(430)로 입력된 상기 데이타는 제1시리얼 입출력부(540)에서 해독되어 자기 라인셀프의 라인보드에 해당하는 데이타를 제2CPU(510)의 제어에 의해 추출하여 제2패러렐버스 메모리(560)에 저장하면서 제2패러렐버스 컨트롤부(570)를 통해 해당 라인보드로 출력한다.
이에 따라, 각 라인셀프(100∼400)에서 메인 컨트롤부(140)의 메세지를 수신한 해당 라인보드의 다음 주기동안 메세지 송수신 동작을 하는 라인보드에서 자신에게 입력된 통화 메세지를 상기와 같은 동작으로 출력하게 된다.
이와 같이 하여, 각 라인셀프(100∼400)는 8㎳동안 독립적으로 통화 메세지를 교환하게 된다. 이로써, 32Kbps의 데이타 전송속도를 가지게 된다.
이상에서 살펴본 바와 같이 본 발명에 따르면, 무선 사설교환기 내에서 메세지 송수신 동작을 HDLC 프로토콜에 따라 수행하도록 함으로써 각 라인보드에 할당되는 송수신 주기가 길어져 보다 많은 메세지의 송수신이 가능해지고, 이에 따라 제품에 대한 사용자의 신뢰성이 향상된다.
Claims (4)
- 무선 사설교환기에서 패러렐버스를 이용한 메세지 교환장치에 있어서, 사설교환기에 가입된 각각의 가입자들과 연결되어 메세지 통신을 하는 수개의 통신용 라인보드와, 통신외의 다른 기능을 하는 수개의 라인보드와, 상기 가입자와 연결되지 않은 라인보드들을 제어하면서 가입자와 연결되어 메세지 통신을 하는 통신용 라인보드를 통한 통화메세지를 8비트 패러렐버스를 통해 32바이트씩 순차 입력하여 패킷화하면서 HDLC 프로토콜에 따라 출력되도록 하는 라인 컨트롤부(130)(230)(330)(430)로 구성되는 수개의 라인셀프(100∼400)로 이루어지면서, 상기 라인셀프(100∼400)중 제1라인셀프(100)에는 상기 각 라인셀프(100∼400)의 라인 컨트롤부(130)(230)(330)(430)를 제어하면서 상기 각 라인셀프(100∼400)의 라인 컨트롤부(130)(230)(330)(430)에서 HDLC 프로토콜에 따라 동시에 출력되는 데이타 프레임들을 입력하여 그에 따른 각 라인보드로의 응답 메세지를 하나의 데이타 프레임으로 생성하여 HDLC 프로토콜에 따라 출력하는 메인 컨트롤부(140)를 포함시킴을 특징으로 하는 무선 사설교환기에서 패러렐버스를 이용한 메세지 교환장치.
- 제1항에 있어서, 상기 각 라인셀프(100∼400)에 우선순위를 할당하여 각 라인 컨트롤부(130)(230)(330)(430)에서 동시에 출력되는 통화 메세지가 각 라인셀프(100∼400)에 할당된 우선순위에 따라 상기 메인 컨트롤부(140)로 입력되도록 함을 특징으로 하는 무선 사설교환기에서 패러렐버스를 이용한 메세지 교환장치.
- 제1항에 있어서, 상기 각 라인셀프(100∼400)에 장착되는 라인 컨트롤부(130)(230)(330)(430)는 입출력되는 신호를 처리 제어하는 CPU(510)와; 상기 CPU(510)의 동작을 위한 프로그램을 저장하는 롬(520)과; 상기 CPU(510)에서 처리되는 데이타를 저장하는 램(530)과; 각 라인보드에서 8비트 패러렐버스를 통해 입출력되는 32바이트의 통화 메세지를 저장하는 패러렐버스 메모리(560)와; 상기 패러렐버스 메모리(560)의 출력 데이타를 8비트 패러렐버스로 실어주면서 8비트 패러렐버스를 통해 입력되는 데이타를 상기 패러렐버스 메모리(560)로 전달하는 패러렐버스 컨트롤부(570)와; 상기 각 라인보드에서 출력되는 32바이트의 데이타를 패킷화하여 다중점 방식으로 HDLC 프로토콜에 따라 출력되도록 하면서 상기 메인 컨트롤부(140)에서 출력되는 데이타를 입력하여 상기 패러렐버스 메모리(560)에 저장되도록 하여 해당 라인보드로 출력되도록 하는 시리얼 입출력부(540) 및; 상기 시리얼 입출력부(540)를 통해 다중점 방식으로 입출력되는 데이타를 상기 메인 컨트롤부(140)와 인터페이스하는 입출력 드라이버(550)를 포함하여 구성됨을 특징으로 하는 무선 사설교환기에서 패러렐버스를 이용한 메세지 교환장치.
- 제1항에 있어서, 상기 메인 컨트롤부(140)는 입출력되는 신호를 처리 제어하는 CPU(610)와; 상기 CPU(610)의 동작을 위한 프로그램을 저장하는 롬(620)과; 상기 COU(610)에서 처리되는 데이타를 저장하는 램(630)과; 상기 각 라인 컨트롤부(130)(230)(330)(430)로부터 송신되는 통화 메세지를 입력하면서 외부 통신라인을 통해 전달되는 통화 메세지를 하나의 데이타 프레임으로 패킷화하여 다중점 방식으로 HDLC 프로토콜에 따라 상기 각 라인 컨트롤부(130)(230)(330)(430)로 출력되도록 하는 시리얼 입출력부(640) 및; 상기 시리얼 입출력부(640)를 통해 다중점 방식으로 입출력되는 데이타를 상기 각 라인 컨트롤부(130)(230)(330)(430)와 인터페이스하는 입출력 드라이버(650)를 포함하여 구성됨을 특징으로 하는 무선 사설교환기에서 패러렐버스를 이용한 메세지 교환장치.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950036360A KR100204873B1 (ko) | 1995-10-20 | 1995-10-20 | 무선 사설교환기에서 패러렐버스를 이용한 메세지 교환장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950036360A KR100204873B1 (ko) | 1995-10-20 | 1995-10-20 | 무선 사설교환기에서 패러렐버스를 이용한 메세지 교환장치 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR970025238A KR970025238A (ko) | 1997-05-30 |
| KR100204873B1 true KR100204873B1 (ko) | 1999-06-15 |
Family
ID=19430799
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019950036360A KR100204873B1 (ko) | 1995-10-20 | 1995-10-20 | 무선 사설교환기에서 패러렐버스를 이용한 메세지 교환장치 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100204873B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100506273B1 (ko) * | 1997-12-31 | 2005-10-21 | 삼성전자주식회사 | 라인프로세서를이용한라인인터페이스카드제어시스템 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010035652A (ko) * | 1999-10-01 | 2001-05-07 | 박종섭 | 통신 시스템에서의 프로세서간 통신을 위한 에이치디엘씨 제어장치 및 방법 |
-
1995
- 1995-10-20 KR KR1019950036360A patent/KR100204873B1/ko not_active IP Right Cessation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100506273B1 (ko) * | 1997-12-31 | 2005-10-21 | 삼성전자주식회사 | 라인프로세서를이용한라인인터페이스카드제어시스템 |
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| Publication number | Publication date |
|---|---|
| KR970025238A (ko) | 1997-05-30 |
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