KR20010035652A

KR20010035652A - 통신 시스템에서의 프로세서간 통신을 위한 에이치디엘씨 제어장치 및 방법

Info

Publication number: KR20010035652A
Application number: KR1019990042342A
Authority: KR
Inventors: 박노희; 최영준
Original assignee: 박종섭; 현대전자산업 주식회사
Priority date: 1999-10-01
Filing date: 1999-10-01
Publication date: 2001-05-07

Abstract

본 발명은 HDLC 제어장치를 구비하여 프로세서간 HDLC 통신을 수행하는 통신 시스템에 있어서, 주기적인 폴링을 하드웨어적으로 수행하여 프로세서의 부하를 줄이고, 패킷 전송에 우선순위를 부여하여 실시간적인 패킷 전송을 가능하도록 한 통신 시스템에서의 프로세서간 통신을 위한 HDLC 제어장치 및 방법에 관한 것으로, 프로세서에서 전송되는 패킷에 대해 우선 패킷, 주기 패킷, 일반 패킷의 순서대로 우선순위를 정하여 해당 프로세서로 패킷을 전송함으로써 실시간적인 패킷의 전송이 가능하고, 주기적인 폴링을 주어진 시간 간격 및 주어진 목적지에 대해 하드웨어적으로 수행함으로써 해당 프로세서의 부하를 줄이도록 함을 특징으로 하며, 이와 같이 우선 패킷, 주기 패킷, 일반 패킷의 순서대로 우선순위를 정하여 프로세서로 패킷을 전송함으로써 실시간적인 패킷의 전송이 가능하고, 프로세서에 대한 주기적인 폴링을 HDLC 제어장치에서 하드웨어적으로 수행하여 해당 프로세서의 부하를 줄이도록 함으로써 전체 시스템의 성능을 향상시킬 수 있게 되는 효과가 있다.

Description

통신 시스템에서의 프로세서간 통신을 위한 에이치디엘씨 제어장치 및 방법 {HDLC controller and method for communication between processor of communication system}

본 발명은 HDLC(High level Data Link Control) 제어장치를 구비하여 프로세서간 HDLC 통신을 수행하는 통신 시스템에 있어서, 주기적인 폴링(Polling)을 하드웨어(Hardware)적으로 수행하여 프로세서의 부하를 줄이고, 패킷 전송(Packet Transmission)에 우선순위(Priority)를 부여하여 실시간적인 패킷 전송을 가능하도록 한 통신 시스템에서의 프로세서간 통신을 위한 HDLC 제어장치 및 방법에 관한 것이다.

일반적으로 통신 시스템에서는 프로세서간 패킷 통신을 위해 HDLC 제어장치를 구비하여 프로세서간의 통신으로 HDLC 통신을 주로 사용하고 있으며, 상위와 하위 프로세서들 또는 상위와 하위 블록들 사이에서 주기적인 상태 및 알람(Alarm) 정보를 핑-퐁(Ping-Pong) 또는 폴링하는 구조를 사용하고 있다.

상기 폴링은 주기적으로 상위에서 하위로의 상태 및 알람 정보에 대한 요구 패킷(Request Packet)을 송신하여 이에 대한 하위의 응답을 수신하는 것으로, 이와 같이 종래에는 프로세서에서 상태 및 알람 정보 폴링과 같은 하나의 패킷이 멀티-목적지(Multi-Destination)를 가지는 주기적인 작업에 대해 소프트웨어(Software)적으로 처리함에 따라 해당 프로세서에 대한 부하가 적지 않을 뿐만 아니라 하드웨어인 HDLC 제어장치의 자원을 최대한 사용하고 있지 않은 문제점이 있었다.

그리고, 종래 HDLC 제어장치에서는 패킷 전송을 위한 큐(Queue)를 순환 큐의 형태 또는 FIFO(First In First Out) 등의 구조를 이용하여 패킷 전송을 수행하고 있다.

이때, 순환 큐 또는 FIFO의 패킷보다 우선하여 실시간으로 다른 패킷을 전송하는 것이 불가능하여 상기 순환 큐 또는 FIFO의 패킷을 순차적으로 전송하고 나서 상기 패킷을 전송할 수 있었다.

이에 따라, 종래에는 순환 큐의 개수가 증가하거나 FIFO의 크기가 커질 경우, 순환 큐 또는 FIFO에서 전송 대기중인 패킷 수만큼 지연이 발생하여 패킷 전송시 시스템에 치명적인 영향을 미칠 수도 있게 되는 문제점이 있었다.

본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로서, 그 목적은 HDLC 제어장치를 구비하여 프로세서간 HDLC 통신을 수행하는 통신 시스템에 있어서, 해당 프로세서에 대한 주기적인 폴링을 하드웨어적으로 수행하여 프로세서의 부하를 줄이고, 패킷 전송에 우선순위를 부여하여 실시간적인 패킷 전송을 가능하도록 함으로써 전체 시스템의 성능을 향상시킬 수 있도록 한 통신 시스템에서의 프로세서간 통신을 위한 HDLC 제어장치 및 방법을 제공하는 데에 있다.

도 1은 본 발명에 의한 통신 시스템에서의 프로세서간 통신을 위한 에이치디엘씨 제어장치의 블록 구성도,

도 2는 본 발명에 의한 통신 시스템에서의 프로세서간 통신을 위한 에이치디엘씨 제어방법을 보인 동작 흐름도.

〈도면의 주요부분에 대한 부호의 설명〉

1 : 전송 HDLC 코어 2 : 큐 중재기

3 : 카운터 4 : 일반 순환 큐

5 : 우선순위 테이블 레지스터 6 : 주기 순환 큐

7 : 프로세서 인터페이스부 8 : 수신 HDLC 코어

9 : 수신 순환 큐 10 : 리드 앤트리 ID 레지스터

11 : 라이트 앤트리 ID 레지스터

이러한 목적을 달성하기 위한 본 발명의 통신 시스템에서의 프로세서간 통신을 위한 HDLC 제어장치 및 방법은, 프로세서에서 전송되는 패킷에 대해 우선 패킷, 주기 패킷, 일반 패킷의 순서대로 우선순위를 정하여 해당 프로세서로 패킷을 전송함으로써 실시간적인 패킷의 전송이 가능하고, 주기적인 폴링을 주어진 시간 간격 및 주어진 목적지에 대해 하드웨어적으로 수행함으로써 해당 프로세서의 부하를 줄이도록 함을 특징으로 한다.

이하, 첨부된 도면을 참고하여 본 발명에 의한 통신 시스템에서의 프로세서간 통신을 위한 HDLC 제어장치 및 방법을 상세히 설명한다.

도 1은 본 발명에 의한 통신 시스템에서의 프로세서간 통신을 위한 HDLC 제어장치의 블록 구성도로서, 프로세서로 패킷을 전송하는 전송 HDLC 코어(Core)(1)와, 큐의 우선순위를 설정하고, 이 설정된 우선순위에 따라 해당 큐의 패킷을 상기 전송 HDLC 코어(1)로 전송하는 큐 중재기(Queue Arbitor)(2)와, 주기적인 폴링을 위해 기설정된 카운트값을 다운 카운트(Down Count)하는 카운터(3)와, 일반 패킷을 저장하는 일반 순환 큐(4)와, 상기 일반 순환 큐(4)의 앤트리(Entry) ID를 설정함으로써 상기 일반 순환 큐(4)에 저장된 일반 패킷에 대하여 우선순위를 부여하는 우선순위 테이블 레지스터(5)와, 주기적으로 전송해야 할 주기 패킷을 별도로 저장하는 주기 순환 큐(6)와, 프로세서와 인터페이스를 수행하여 프로세서의 일반 패킷과 주기 패킷을 각각 상기 일반 순환 큐(4)와 주기 순환 큐(6)로 전송하는 프로세서 인터페이스부(7)와, 상기 프로세서 인터페이스부(7)를 통해 프로세서에서 전송되는 패킷을 수신하는 수신 HDLC 코어(8)와, 상기 수신 HDLC 코어(8)에서 수신한 패킷을 저장하는 수신 순환 큐(9)와, 프로세서에서 상기 수신 순환 큐(9)에 저장된 패킷을 리드(Read)할 경우 참조하기 위한 수신 순환 큐(9)의 앤트리 ID를 갖는 리드 앤트리 ID 레지스터(10)와, 상기 수신 HDLC 코어(8)에서 수신한 패킷을 수신 순환 큐(9)에 저장할 경우 참조하기 위한 수신 순환 큐(9)의 앤트리 ID를 갖는 라이트(Write) 앤트리 ID 레지스터(11)로 구성된다.

상기 일반 순환 큐(4)는 각 앤트리마다 하나의 완전한 패킷을 갖는 반면에, 상기 주기 순환 큐(6)의 앤트리는 패킷 크기, 목적지 주소 테이블 크기, 목적지 주소 테이블 및 전송을 위한 패킷을 갖는다.

상기와 같이 구성된 본 발명에 의한 통신 시스템에서의 프로세서간 통신을 위한 HDLC 제어장치의 동작을 도 2의 흐름도를 참고하여 설명하면 다음과 같다.

상기 큐 중재기(2)는 일반 순환 큐(4), 우선순위 테이블 레지스터(5), 주기 순환 큐(6)를 사용하여 현재 진행중인 패킷 전송 다음으로 수행해야 하는 큐와 우선순위를 설정한다.

이러한 기능을 수행하는 큐 중재기(2)는 우선순위 중재를 위한 우선순위 중재 레지스터를 구비하며, 상기 우선순위 테이블 레지스터(5)에 의한 전송을 우선순위 '3'으로 고정시키고, 일반 순환 큐(4)와 주기 순환 큐(6)의 우선순위를 정한다.

즉, 상기 큐 중재기(2)는 일반 순환 큐(4)에 저장된 일반 패킷과, 우선순위 테이블 레지스터(5)에서 우선순위가 부여된 일반 순환 큐(4)의 일반 패킷, 즉 우선 패킷과, 주기 순환 큐(6)에 저장된 주기 패킷 사이에서의 우선순위 중재를 수행한다.

여기서, 패킷의 우선순위는 우선 패킷, 주기 패킷, 일반 패킷 순서대로 우선순위가 결정되게 된다.

이때, 큐 중재기(2)에 구비된 6비트의 우선순위 중재 레지스터를 이용하여 패킷의 우선순위를 변경할 수 있으며, 현재의 패킷 전송이 완료된 이후에도 우선순위를 변경할 수 있다.

먼저, 상기 큐 중재기(2)가 우선순위 중재 레지스터를 초기화하여 패킷의 우선순위를 우선 패킷, 주기 패킷, 일반 패킷 순서대로 초기화한다(S1).

이어, 상기 큐 중재기(2)가 초기화된 상태에서 상기 프로세서 인터페이스부(7)를 통해 일반 순환 큐(4)와 주기 순환 큐(6)에 각각 일반 패킷과 주기 패킷이 저장되면(S2), 큐 중재기(2)에서는 우선순위가 가장 높은 우선 패킷이 있는지를 확인하게 되는데, 이때 우선순위 테이블 레지스터(5)에 일반 순환 큐(4)의 앤트리 ID가 존재하는지를 판단하여 존재하면 우선 패킷이 있는 것으로 확인하여(S3) 일반 순환 큐(4)에 저장된 우선 패킷을 먼저 전송 HDLC 코어(1)를 통해 프로세서로 전송한다(S4).

만약, 상기 단계(S3)에서 우선순위 테이블 레지스터(5)에 일반 순환 큐(4)의 앤트리 ID가 존재하지 않아 우선 패킷이 없다면 주기적인 폴링을 위한 주기 패킷이 존재하는지를 판단한다(S5).

상기 단계(S5)에서 주기적인 폴링을 위한 주기 패킷이 존재하면, 상기 카운터(3)에 카운트값을 라이트한 다음 카운터(3)를 인에이블시킴으로써 주기 순환 큐(6)에 저장된 주기 패킷을 전송 HDLC 코어(1)를 통해 프로세서로 전송한다(S6).

즉, 주기적인 폴링을 위한 주기 순환 큐(6)의 앤트리를 설정하기 위해 목적지 주소 테이블에 해당하는 목적지 주소를 설정하여 카운터(3)가 인에이블되는대로 패킷을 해당 목적지로 전송하며, 이때 순차적으로 주소 테이블의 마지막 주소까지 패킷을 전송하도록 한다.

상기와 같은 주기 패킷의 전송은 상기 카운터(3)를 디스에이블시키기 않는한 그리고 전송할 주기 패킷이 있는한 계속하여 동작하고, 이때 상기 카운터(3)의 주기의 폭은 입력되는 클럭에 따라 쉽게 조정 가능하다.

이후, 상기 단계(S5)에서 주기적인 폴링을 위한 주기 패킷이 존재하지 않거나 상기 단계(S4) 또는 단계(S6)에서 우선 패킷 및 주기 패킷에 대한 전송이 완료되면 일반 순환 큐(4)에 저장된 일반 패킷을 전송 HDLC 코어(1)를 통해 프로세서로 전송하도록 한다(S7).

한편, 패킷 수신에 있어서는, 수신 HDLC 코어(8)에서 상기 프로세서 인터페이스부(7)를 통해 전송되는 패킷을 수신하여 수신 순환 큐(9)에 저장하도록 한다.

이때, 라이트 앤트리 ID 레지스터(11)는 현재 패킷이 저장된 다음의 수신 순환 큐(9)의 앤트리 ID를 갖게 되며, 리드 앤트리 ID 레지스터(10)는 프로세서에서 마지막으로 수신 순환 큐(9)의 앤트리를 리드한 앤트리 ID를 갖게 된다.

즉, 프로세서에서 수신 순환 큐(9)에 저장된 패킷을 리드할 경우 상기 리드 앤트리 ID 레지스터(10)를 참조하여 리드를 수행하게 된다.

이상, 상기 설명에서와 같이 본 발명은, 우선 패킷, 주기 패킷, 일반 패킷의 순서대로 우선순위를 정하여 프로세서로 패킷을 전송함으로써 실시간적인 패킷의 전송이 가능하고, 프로세서에 대한 주기적인 폴링을 HDLC 제어장치에서 하드웨어적으로 수행하여 해당 프로세서의 부하를 줄이도록 함으로써 전체 시스템의 성능을 향상시킬 수 있게 되는 효과가 있다.

Claims

HDLC 제어장치를 구비하여 프로세서간 HDLC 통신을 수행하는 통신 시스템에 있어서,

상기 HDLC 제어장치가, 프로세서로 패킷을 전송하는 전송 HDLC 코어와, 큐의 우선순위를 설정하고, 이 설정된 우선순위에 따라 해당 큐의 패킷을 상기 전송 HDLC 코어로 전송하는 큐 중재기와, 주기적인 폴링을 위해 기설정된 카운트값을 다운 카운트하는 카운터와, 일반 패킷을 저장하는 일반 순환 큐와, 상기 일반 순환 큐의 앤트리 ID를 설정함으로써 상기 일반 순환 큐에 저장된 일반 패킷에 대하여 우선순위를 부여하는 우선순위 테이블 레지스터와, 주기적으로 전송해야 할 주기 패킷을 별도로 저장하는 주기 순환 큐와, 프로세서와 인터페이스를 수행하여 프로세서의 일반 패킷과 주기 패킷을 각각 상기 일반 순환 큐와 주기 순환 큐로 전송하는 프로세서 인터페이스부와, 상기 프로세서 인터페이스부를 통해 프로세서에서 전송되는 패킷을 수신하는 수신 HDLC 코어와, 상기 수신 HDLC 코어에서 수신한 패킷을 저장하는 수신 순환 큐와, 프로세서에서 상기 수신 순환 큐에 저장된 패킷을 리드할 경우 참조하기 위한 수신 순환 큐의 앤트리 ID를 갖는 리드 앤트리 ID 레지스터와, 상기 수신 HDLC 코어에서 수신한 패킷을 수신 순환 큐에 저장할 경우 참조하기 위한 수신 순환 큐의 앤트리 ID를 갖는 라이트 앤트리 ID 레지스터로 구성됨을 특징으로 하는 통신 시스템에서의 프로세서간 통신을 위한 에이치디엘씨 제어장치.
HDLC 제어장치를 구비하여 프로세서간 HDLC 통신을 수행하는 통신 시스템에 있어서,

상기 HDLC 제어장치내 큐 중재기가 우선순위 중재 레지스터를 초기화하여 패킷의 우선순위를 우선 패킷, 주기 패킷, 일반 패킷 순서대로 초기화하는 제1단계와, 상기 제1단계에서 큐 중재기가 초기화된 후, 상기 프로세서 인터페이스부를 통해 전송되는 일반 패킷과 주기 패킷을 각각 일반 순환 큐와 주기 순환 큐에 저장하는 제2단계와, 상기 제2단계 수행 후, 큐 중재기가 우선순위 테이블 레지스터에 일반 순환 큐의 앤트리 ID가 존재하는지를 판단하여 우선순위가 가장 높은 우선 패킷이 있는지를 확인하는 제3단계와, 상기 제3단계에서 우선순위 테이블 레지스터에 일반 순환 큐의 앤트리 ID가 존재하여 우선 패킷이 있으면 상기 제2단계에서 일반 순환 큐에 저장된 우선 패킷을 먼저 전송 HDLC 코어를 통해 프로세서로 전송하는 제4단계와, 상기 제3단계에서 우선순위 테이블 레지스터에 일반 순환 큐의 앤트리 ID가 존재하지 않아 우선 패킷이 없다면 주기적인 폴링을 위한 주기 패킷이 존재하는지를 판단하는 제5단계와, 상기 제5단계에서 주기적인 폴링을 위한 주기 패킷이 존재하면, 카운터에 카운트값을 라이트한 다음 카운터를 인에이블시킴으로써 주기 순환 큐에 저장된 주기 패킷을 전송 HDLC 코어를 통해 프로세서로 전송하는 제6단계와, 상기 제5단계에서 주기적인 폴링을 위한 주기 패킷이 존재하지 않거나 상기 제4단계 또는 제6단계에서 우선 패킷 및 주기 패킷에 대한 전송이 완료되면 일반 순환 큐에 저장된 일반 패킷을 전송 HDLC 코어를 통해 프로세서로 전송하는 제7단계와, 패킷 수신시 수신 HDLC 코어에서 상기 프로세서 인터페이스부를 통해 전송되는 패킷을 수신하여 수신 순환 큐에 저장하는 제8단계를 포함하여 이루어지는 것을 특징으로 하는 통신 시스템에서의 프로세서간 통신을 위한 에이치디엘씨 제어방법.