KR19990051733A - 메모리를 이용한 직교 주파수 분할 다중 방식 송신기의 구조 - Google Patents

메모리를 이용한 직교 주파수 분할 다중 방식 송신기의 구조 Download PDF

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Abstract

본 발명은 메모리를 이용한 직교 주파수 분할 다중 방식(Orthogonal Frequency Division Multiplexing ;OFDM) 송신기의 구조에 관한 것이다.
OFDM 방식은 고속의 데이터 열을 직렬-병렬 변환기를 통과시켜 다수의 저속 데이터열로 변환시킴으로써 광대역 전송을 다수의 협대역 병렬 전송으로 바꾸어 주는 방식이다. 즉, 다수의 저속 데이터 열이 서로 직교하는 부반송파들을 변조시키고 변조된 부반송파들이 결합되어 OFDM 심벌을 구성하게 된다. 이러한 OFDM 방식의 송신 시스템을 구현할 때에는 역 고속 퓨리에 변환(Inverse Fast Fourier Transform ;IFFT) 블럭이 필수 요소가 된다. 그러나 IFFT 블럭을 구성하기 위해서는 많은 곱셈기, 덧셈기 및 메모리가 필요하여 회로가 복잡해지며 고속으로 입력되는 데이터를 규정된 시간 내에 처리하기 위한 고속의 IFFT 블럭을 구현하기가 어려운 문제점이 있다. 이러한 문제점을 해결하기 위하여, 본 발명에서는 적은 수의 메모리, 덧셈기 및 계수기를 이용한 간단한 논리회로를 이용하여 종래의 IFFT 블럭과 동일한 기능을 수행하는 회로를 구현하여 회로의 복잡도를 감소시키고 처리 속도를 향상시킬 수 있는 OFDM 송신기의 구조가 제시된다.

Description

메모리를 이용한 직교 주파수 분할 다중 방식 송신기의 구조
본 발명은 메모리를 이용한 직교 주파수 분할 다중 방식(Orthogonal Frequency Division Multiplexing ;이하 OFDM이라 함) 송신기의 구조에 관한 것으로, 특히 OFDM 송신 시스템에 필수적인 회로 요소인 역 고속 퓨리에 변환(Inverse Fast Fourier Transform ;이하 IFFT라 함) 블럭을 간단한 논리 회로로 구성하므로써 회로의 복잡도를 감소시키고 처리속도를 향상시킬 수 있는 OFDM 송신기의 구조에 관한 것이다.
OFDM은 고속의 데이터 열을 직렬-병렬 변환기를 통과시켜 다수의 저속 데이터 열로 변환시키므로써 광대역 전송을 다수의 협대역 병렬 전송으로 바꾸어 주는 통신 방식이다. OFDM에서는 다수의 저속 데이터 열이 서로 직교인 부반송파들을 변조시키고 이들 변조된 부반송파들이 결합되어 OFDM 심벌을 구성하게 된다. OFDM은 서로 직교인 부반송파들을 이용하므로써 스펙트럼 겹침이 가능하게 되고 그 결과 주파수 사용 효율을 극대화할 수 있다. 또한 심벌간 간섭(intersymbol interference ;ISI)에 강한 성질을 가지고 있어, 특히 방송과 같이 서비스 영역이 수백킬로의 반경을 가지고 있어 지연 스프레드에 의한 영향이 심각한 환경에 적합한 방식으로 잘 알려져 있다. OFDM은 코드분할 다중접속(Code Division Multiple Access ;CDMA), 시분할 다중접속(Time Division Multiple Access ;TDMA), 주파수 분할 다중접속(Frequency Division Multipl Access ;FDMA) 등과 결합시켜 다중접속을 가능하게 함으로써 무선 광대역 시스템(Wirelesss Broadband System ;WBS)의 변조 및 다중화 방식으로 연구되고 있다.
다수의 병렬 데이터 열로 변조된 서로 직교인 부반송파들의 합인 OFDM 신호를 생성하기 위해서는 직렬-병렬변환기, IFFT 블럭, 병렬-직렬변환기 및 저역통과필터가 사용되며 수신된 OFDM 신호를 복조하기 위해 직렬-병렬변환기, FFT 블럭 및 병렬-직렬변환기가 이용된다. 그러나 OFDM 송신기의 필수 회로 요소인 IFFT 블럭을 구성하기 위해서는 많은 곱셈기, 덧셈기 및 메모리가 필요하며 고속으로 입력되는 데이터를 규정된 시간 내에 처리하기 위한 고속의 IFFT를 구현하기 어려운 문제점이 있다.
따라서, 본 발명은 IFFT 블럭을 간단한 논리 회로로 구성하므로써 회로의 복잡도를 감소시키고 처리속도를 향상시킬 수 있는 OFDM 송신기의 구조를 제공하는데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명에 따른 메모리를 이용한 직교 주파수 분할 다중 방식 송신기의 구조는 입력되는 고속 데이터 직렬-병렬 변환기를 이용하여 저속 데이터 열로 변환시키고 상기 저속 데이터 열이 서로 직교인 부반송파들을 변조시킨 후 상기 변조된 부반송파를 결합하여 직교 주파수 분할 다중 심벌을 구성하는 직교 주파수 분할 다중 방식 송신기에 있어서, 상기 부반송파의 표본값을 저장하기 위해 사인 테이블 및 코사인 테이블로 구성되어 있는 메모리와, 상기 메모리의 주소를 지정하는 업-다운 카운터와, 상기 병렬 복수 데이터 열을 제어 입력으로, 사인 및 코사인 테이블의 출력을 입력으로 하고 상기 포지티브-트리거드 디바이드2 회로, 상기 네거티브-트리거드 디바이드 2 회로 및 상기 업-다운 카운터의 출력 중 어느 하나를 입력으로 하여 상기 사인 및 코사인 테이블에 저장된 부반송파의 샘플값들의 부호를 결정하는 인버터/버퍼 회로 블록과, 상기 인버터/버퍼 블럭으로부터 출력된 데이터를 합하는 덧셈기를 포함하여 구성되는 것을 특징으로 한다.
도 1은 일반적인 직교 주파수 분할 다중 송수신기의 블럭도.
도 2는 OFDM 심벌과 동상 및 직교 성분을 설명하기 위한 그래프.
도 3은 본 발명에 따른 IFFT 대체 블럭의 구조도.
도 4는 본 발명에 따른 IFFT 대체 블럭내 계수기의 출력 파형.
도 5는 본 발명에 따른 IFFT 대체 블럭을 적용한 OFDM 송신기의 블럭도.
<도면의 주요 부분에 대한 부호 설명>
31 : 메모리 32 : 업-다운 카운터
33 : 포지티브-트리거드 디바이드 2 회로
34 : 네거티브-트리거드 디바이드 2 회로
35 : 인버터/버퍼 블럭 36 : 곱셈기
37 : 덧셈기
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 1은 일반적인 직교 주파수 분할 다중 송수신기의 블럭도이고, 도 2는 OFDM 심벌과 동상 및 직교 성분을 설명하기 위한 그래프를 나타낸다.
송신기(11)의 데이터 소스(Data source) 블럭(101)에서 출력되는 주기가 Tb인 Nb개의 데이터 열은 직렬-병렬 변환기(102)를 통과하면 주기가 TbNb인 Nb개의 병렬 데이터로 변환된다. 직교 위상 천이 변조(Quadrature Phase Shift Keying ;이하 QPSK라 함), 직교 진폭 변조(Quadrature amplitude Modulation ;이하 QAM이라 함) 등과 같은 2차원 변조 기법을 이용할 경우, 직렬-병렬 변환기(102)의 출력 신호는 맵퍼(mapper)(103)에 의해 동상(inphase) 성분 및 직교(quadrature) 성분으로 분리된 N개의 복소 심벌로 표현될 수 있다. 이진 위상 천이 변조(Binary Phase Shift Keying ;이하 BPSK라 함)의 경우 N은 Nb와 같고 QPSK 및 16-QAM의 경우에 N은 각각 Nb/2, Nb/4와 같다.
OFDM 심벌은 도 2(a) 및 2(b)와 같이, OFDM 심벌 구간 내에서 DC 및 주파수가 fk(=k/T, 1≤k≤N-1)인 N-1개의 정현 및 여현 함수가 섞여있는 형태이다. BPSK의 경우 OFDM 심벌 구간의 크기는 TbNb(=TbN)와 같고 QPSK, 16-QAM의 경우 OFDM 심벌 구간의 크기는 각각 2TbNb(=4TbN), 4TbNb(=8TbN)와 같다. 도 2(c)는 데이터 소스 블럭(101)의 출력이 11000110일 경우 QPSK에 근거한 OFDM 심벌의 형태를 나타낸 것이다. 맵퍼(103)의 k번째 출력 심벌을 Xk= Xkr+ jXki라고 하면 OFDM 심벌은 다음의 [수학식 1]과 같이 표현될 수 있다.
이러한 N개의 심벌 {Xk(=Xkr+ jXki)}0≤k≤N-1이 IFFT 블럭(105)으로 입력되어 IFFT를 수행하면 다음의 [수학식 2]와 같은 N개의 병렬 데이터 Yn(=Ynr+jYni)0≤k≤N-1 가 출력된다.
[수학식 2]에서 합을 구성하고 있는 실수 및 허수부 모두가 동상(inphase) 성분 및 직교(quadrature) 성분을 포함하고 있으므로 허수부 제거 블럭(106)에서 허수부를 제거할 수 있다. 이후 보호 구간 삽입 블럭(107)을 거쳐 병렬-직렬 변환기(108)를 통과한 N개의 IFFT 출력을 도 2(c)에 점으로 나타내었다. 이 경우, 이상적인 저역 통과 필터(109)를 사용하더라도 OFDM 심벌을 만들 수 없다. OFDM 심벌을 생성하기 위해서는 도 2(c)에 표시된 샘플값(점)들 보다 적어도 2배 빨리 샘플된 개의 IFFT 출력이 필요하다. 이를 구현하기 위해 IFFT 전단에 개의 제로(zero)를 삽입시켜 주는 제로 삽입 블럭(104)을 삽입하고 2N개의 복소값에 대하여 IFFT를 수행한 후 허수부 제거 블럭(106)에서 실수부 만을 취하고 병렬-직렬 변환기(108)를 통과시키면 다음의 [수학식 3]과 같은 시퀀스를 얻을 수 있다.
이 시퀀스를 저역 통과 필터(109)에 가하면 원하는 OFDM 심벌을 생성할 수 있다. 이후 믹서(111)에서는 저역 통과 필터(109)의 출력 및 국부 발진기(Local Oscillator ;이하 LO라 함)(110)를 이용하여 통과대역 신호로 만든 후 통신 채널(12)을 통해 수신기(13)로 전송된다.
수신기(13)로 수신된 신호는 대역 통과 필터(112)를 거쳐 LO(113)의 출력과 함께 믹서(114)로 입력된 후 이 신호를 표본화기(115)에서 샘플링하고 직렬-병렬 변환기(116), 보호 구간 제거 블럭(117)을 거쳐 고속 퓨리에 변환(Fast Fourier Transform ;이하 FFT라 함)블럭(118)에서 FFT를 취함으로써 복조된다. 이때 수신단 표본화기(115)의 속도는 2N/T이 되도록 한다. 만일 채널에 의한 신호의 왜곡을 무시하면 샘플러의 출력 벡터 은 다음의 [수학식 4]와 같이 주어진다.
이 출력 벡터를 FFT하고 병렬-직렬 변환기(119) 및 디맵퍼(120)를 통해 원래 신호로 복조될 수 있다. 복조된 신호는 다음의 [수학식 5]와 같다.
[수학식 5]에서 알 수 있는 바와 같이, 원래의 신호 성분인 al과 bl(b0는 제외)을 복원할 수 있다.
도 3은 본 발명에 따른 IFFT 대체 블럭의 구조도로서, 각 부반송파의 표본값들을 기억하고 있는 메모리들(31)을 이용하여 OFDM 신호를 생성할 수 있음을 보여준다.
일반적인 송신기의 경우 맵퍼에서 병렬로 출력되는 N개의 복소 심벌에 대한 OFDM 신호를 생성하기 위해 요구되는 메모리의 크기는 2(2N)(N-1) 워드이다. 이때 첫번째 항인 2는 동상(inphase) 성분 및 직교(quadrature) 성분을 모두 고려하기 위해 사용되었고 두번째 2N은 각 부반송파의 표본값들의 수를, 마지막 N-1은 부반송파의 갯수를 나타낸다. 또한 부반송파의 표본값은 워드(word)로 표현하였다. OFDM 심벌을 구성하는 동상(inphase) 및 직교(quadrature) 부반송파 성분들은 대칭성 때문에 (N/2 +1)개의 표본값들 만으로도 재생될 수 있다. 실제로 주파수가 fk인 부반송파를 재생하는데 요구되는 메모리의 크기는 다음의 [수학식 6]과 같이 주어진다.
따라서 다음의 [수학식 7]이 성립된다.
[수학식 7]에서 최대 메모리의 크기에 해당되는 N2+N-1는 OFDM 심벌구간의 1/4에 해당되는 표본값들을 취했을 경우이다.
업-다운 카운터(Up/Down Counter)(32)는 매 OFDM 심벌당 0, 1, …, N/2, (N-1)/2, …, 1, 0, …, N/2, (N-1)/2, …, 1의 순서로 2번 업-다운 카운팅을 하고 이때 출력되는 계수값이 메모리(31) 주소를 지정하는 데 활용된다. 1/4만큼의 메모리를 사용하여 OFDM 심벌을 생성할 때 업-다운 순서에 따라 메모리에 저장된 표본값들은 [표 1]과 같이 부호가 변환되어야 한다.
UP DOWN UP DOWN
동상 k(홀수) + - - +
k(짝수) + + + +
직교 k(홀수) + + - -
k(짝수) + - + -
일반적으로 업-다운 카운터(32)는 업-카운팅을 할 경우 논리 1을, 다운-카운팅을 할 경우에는 논리 0의 값을 갖는 출력 신호를 갖는 경우가 많다.
도 4는 본 발명에 따른 IFFT 대체 블럭내 계수기의 출력 파형으로서, 업-다운 카운터(32)에서 출력되는 업/다운 상태를 나타내는 신호를 포지티브-트리거드 디바이드 2(positive-triggered divide-by-2) 회로(33) 및 네거티브-트리거드 디바이드 2(negative-triggered divide-by-2) 회로(34)에 기준 클럭으로 입력할 경우 얻어지는 파형이 [표 1]과 일치함을 알 수 있다.
인버터/버퍼(Inverter/Buffer ;이하 I/B라 함) 블럭(35)은 메모리(31)내 다수의 코사인 및 사인 테이블의 출력, 포지티브-트리거드 디바이드 2회로(33), 네거티브-트리거드 디바이드 2 회로(34) 및 업-다운 카운터(32)의 업-다운 표시 출력중 어느 하나를 입력으로 하고 병렬 복소 데이터 열(a0, b0, a1, b1, …, aN-1, bN-1)을 제어 입력으로 한다. 메모리의 출력값은 입력 데이터 값에 따라 인에이블(enable)되거나 디스에이블(disable)된다. 즉, 입력 데이터가 1이면 I/B 블록(35)에 의해 카운터 출력에 따라 메모리 출력값의 부호가 결정되고 입력 데이터가 0이면 메모리 출력값의 부호는 그 반대로 된다. 이러한 논리회로는 I/B의 상세 회로(38)에서 알 수 있는 바와 같으며, I/B 블럭에 의해 코사인 테이블 및 사인 테이블에 저장되어 있는 부반송파의 샘플링값들은 입력 데이터 값에 따라 부호가 바뀌거나 또는 그대로 출력된다.
좀더 자세히 살펴보면, I/B 회로의 인버터(381)는 카운터 출력값들 중의 하나를 입력으로 하여, 병렬 복소 데이터 열이 1인 경우에는 디스에이블되고 0인 경우에는 인에이블된다. 또한 인버터(381)는 포지티브-트리거드 디바이드 2 회로(33), 네거티브-트리거드 디바이드 2 회로(34) 및 업-다운 카운터(32)의 업-다운 표시 출력을 입력으로 하고 입력 데이터를 제어 입력으로 한다. 마찬가지로 버퍼(382)도 포지티브-트리거드 디바이드 2 회로(33), 네거티브-트리거드 디바이드 2 회로(34) 및 업-다운 카운터(32)의 출력을 입력으로 하고 입력 데이터를 제어 입력으로 한다. 이러한 인버터 및 버퍼(381 및 382)의 출력값과 사인 테이블 및 코사인 테이블의 출력값은 XOR 게이트(384)와 같은 논리 게이트로 입력되어 두 입력 값이 일치하지 않을 경우에는 입력 데이터의 부호를 변화시키지 않고 두 입력 값이 일치할 경우에는 데이터의 부호를 바꾸도록 한다.
곱셈기 블럭(36)는 QAM과 같이 여러가지 진폭을 갖는 변조 방식을 채택할 경우 그에 해당되는 진폭을 만들기 위한 곱셈 회로이다. BPSK, QPSK의 경우 곱셈기는 필요없고 16-QAM의 경우에는(워드길이×3)의 곱셈기가 필요하다. I/B 블럭(35) 및 곱셈기 블럭들에 입력되는 병렬 데이터는 a0, b0, a1, b1, …, aN-1, bN-1과 같다. 결과적으로 도 3의 덧셈기(37)에서 출력되는 데이터 열은 종래 방식의 IFFT 뒷단에 있는 병렬-직렬 변환기의 출력값과 일치한다.
도 5는 본 발명에 따른 IFFT 대체 블럭을 적용한 OFDM 송신기의 블럭도이다.
데이터 소스 블럭(51)에서 출력되는 데이터 열은 직렬-병렬 변환기(52)에서 병렬 데이터로 변환된다. 이후 직렬-병렬 변환기(52)의 출력 신호는 맵퍼(53)에 의해 동상(inphase) 성분 및 직교(quadrature) 성분으로 분리된다. I 성분 및 Q 성분으로 분리된 신호는 도 3에 나타낸 IFFT 대체 회로(54)에서 변조되어 종래의 IFFT 회로 뒷단의 병렬-직렬 변환기와 같은 데이터를 출력한다. 이후, 데이터는 보호 구간 삽입 블럭(55) 및 저역 통과 필터(56)를 거쳐 LO(57)의 출력과 함께 믹서(58)로 입력된다.
상술한 바와 같이 본 발명에 따르면 [표 2]에서 알 수 있는 바와 같이, IFFT 기능을 대체할 회로 구현시 곱셈기가 불필요하여 회로가 간단해지고 같은 기간 내에 메모리 읽기 및 덧셈이 각각 1번씩 수행되므로 데이터를 고속으로 처리할 수 있는 탁월한 효과가 있다.
평 가 항 목 종래의 송신기 본 발명에 따른 송신기
회로 복잡도 메모리 : 2(3N-2) 워드곱셈기 : 4(log2N-1)개덧셈기 : 6log2N+2개 메모리 : N2+N-1 워드덧셈기 : 2N-1개곱셈기 : BPSK, QPSK(불필요)16-QAM(워드길이×3, 2N개)
처리 속도 느림메모리 일기/쓰기, 덧셈, 곱셈 빠름메모리 읽기, 덧셈

Claims (2)

  1. 입력되는 고속 데이터 직렬-병렬 변환기를 이용하여 저속 데이터 열로 변환시키고 상기 저속 데이터 열이 서로 직교인 부반송파들을 변조시킨 후 상기 변조된 부반송파를 결합하여 직교 주파수 분할 다중 심벌을 구성하는 직교 주파수 분할 다중 방식 송신기에 있어서,
    상기 부반송파의 표본값을 저장하기 위해 사인 테이블 및 코사인 테이블로 구성되어 있는 메모리와,
    상기 메모리의 주소를 지정하는 업-다운 카운터와,
    상기 병렬 복수 데이터 열을 제어 입력으로, 사인 및 코사인 테이블의 출력을 입력으로 하고 상기 포지티브-트리거드 디바이드2 회로, 상기 네거티브-트리거드 디바이드 2 회로 및 상기 업-다운 카운터의 출력 중 어느 하나를 입력으로 하여 상기 사인 및 코사인 테이블에 저장된 부반송파의 샘플값들의 부호를 결정하는 인버터/버퍼 회로 블럭과,
    상기 인버터/버퍼 블럭으로부터 출된 데이터를 합하는 덧셈기를 포함하여 구성되는 것을 특징으로 하는 메모리를 이용한 직교 주파수 분할 다중 방식 수신기의 구조.
  2. 제 1 항에 있어서, 상기 인버터/버퍼 회로는 입력되는 병렬 복소 데이터 열이 1인 경우에는 디스에이블되고 0인 경우에는 인에이블되는 인버터와,
    포지티브-트리거드 디바이드 2회로, 네거티브-트리거드 디바이드 2회로 및 업-다운 카운터의 업-다운 상태 표시 출력 중 어느 하나를 입력으로 하고 2N 개의 입력 데이터 중 하나를 제어 신호로 하여 익스클루시브-오알을 포함한 사인 또는 코사인 테이블 값의 부호를 결정하는 논리 수단을 포함하여 구성되는 것을 특징으로 하는 메모리를 이용한 직교 주파수 분할 다중 방식 송신기의 구조.
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