KR19990050980A - 시스템에서의 메모리 맵 스위칭 제어 회로 - Google Patents
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Abstract
본 발명은 시스템에서의 메모리 맵 스위칭 제어 회로에 관한 것으로, 특히 해당 시스템을 리셋시키는 경우의 가상 메모리 맵 스위칭 제어 동작을 프로그램화하여 저장해 놓음으로써, 좁은 공간과 적은 비용으로 해당 시스템의 메모리 맵 스위칭 제어 동작을 수행할 수 있도록 하는 시스템에서의 메모리 맵 스위칭 제어 회로에 관한 것이다.
종래의 시스템에서의 메모리 맵 스위칭 제어 회로는 시스템 리셋시의 메모리 맵을 선택하기 위하여 다수개의 논리 게이트를 구성하여 동작하므로 해당 시스템 보드상의 많은 공간을 차지하며, 제품 생산비용이 많이 소요된다는 문제점이 있다.
본 발명은 시스템을 리셋시키는 경우의 메모리 맵 스위칭 제어를 위한 어드레스 신호와 FC 신호에 의한 가상 메모리 맵을 프로그램화하여 저장해 놓음으로써, 좁은 공간과 적은 비용으로 메모리 맵 스위칭 제어 회로를 구성하여 스위칭 제어 동작을 수행할 수 있게 된다.
Description
본 발명은 시스템에서의 메모리 맵 스위칭 제어 회로에 관한 것으로, 특히 해당 시스템을 리셋시키는 경우의 가상 메모리 맵 스위칭 제어 동작을 프로그램화하여 저장해 놓음으로써, 좁은 공간과 적은 비용으로 해당 시스템의 메모리 맵 스위칭 제어 동작을 수행할 수 있도록 하는 시스템에서의 메모리 맵 스위칭 제어 회로에 관한 것이다.
일반적으로, 시스템 설계자는 특정 응용에 필요한 메모리의 양을 계산해서 그것을 RAM(Random Access Memory)이나 ROM(Read Only Memory)에 할당해야 한다. 메모리와 CPU(Central Processing Unit) 사이의 상호 연결은 필요한 메모리 크기와 RAM과 ROM 칩의 종류에 따라 결정된다. 메모리의 번지 할당은 각 칩에 할당된 메모리 번지를 표시한 표에 의해 확정할 수 있다. 메모리 번지 맵이라 부르는 이 표는 시스템에서 각 칩에 할당된 번지 범위를 나타낸다. 이러한 메모리 맵 입출력 방법에서 CPU는 레지스터에 할당된 번지를 메모리 워어드용으로 쓸 수 없기 때문에 이용 가능한 메모리 범위는 줄어든다. 이 방법에서 CPU는 메모리 위치를 다루는 데 사용하던 같은 명령어로 레지스터의 입출력 데이터를 처리하기 때문에 별도의 입출력 명령어가 없다. 전형적으로 전체 번지 공간의 일부가 레지스터들을 위해 할당되어 있다.
한편, CPU가 특정 기능을 달성하기 위해 제공되는 클럭 입력은 내부 기능을 위한 타이밍과 제어를 제공하는 다중위상 클럭 펄스를 발생시키기 위해 CPU에 의해 발생되거나 외부 클럭 발생기에 의해 해당 클럭 펄스가 공급된다. 이러한 클럭 펄스는 CPU의 작동에 맞추어서 외부 모듈의 작동을 동기화하기 위해 쓰인다. 또한, 리셋 입력은 CPU를 리셋시키며 전원이 켜진 후에 CPU를 작동시키거나 처음부터 수행 과정을 다시 출발시키고 싶을 때 리셋 신호의 결과는 프로그램 카운터에 강제로 지정한 번지를 저장시킴으로써 CPU를 초기화하는 것이다.
종래의 시스템에서의 메모리 맵 스위칭 제어 회로는 CPU(11), D형 플립플롭(12), 디코더(13), 제 1 NOR 게이트(14), OR 게이트(15), NOT 게이트(16), 제 2 NOR 게이트(17)를 구비하여 이루어진다.
CPU(11)는 시스템의 전체적인 동작을 제어 처리하는데, 리셋 신호가 입력되면 디코더(13)에 어드레스 버스를 통해 어드레스 신호를 전송하는 역할을 수행한다.
D형 플립플롭(12)은 내부로 데이터를 전송할 수 있으며, 리셋 신호와 다른 제어신호 및 데이터 입력 값을 조합하여 Q, Q/ 핀의 출력 신호를 결정하여 OR 게이트(15)의 입력단에 Q 핀으로부터의 신호를 출력하고, 제 1 NOR 게이트(14)의 입력단에 Q/ 핀으로부터의 신호를 출력한다.
디코더(13)는 CPU(11)로부터 어드레스 버스를 통해 입력되는 어드레스 신호를 해독하여 메모리 맵의 어떤 번지를 액세스하는 것인지를 결정하여 OR 게이트(15)와 NOT 게이트(16)에 하이레벨 또는 로우레벨 신호를 출력한다.
제 1 NOR 게이트(14)는 D형 플립플롭(12)의 Q/ 핀으로부터 출력되는 신호와 디코터(13)의 1번 핀으로부터 출력되는 신호를 부정 논리합하여 제 2 NOR 게이트(17)의 입력단에 인가하며, OR 게이트(15)는 D형 플립플롭(12)의 Q 핀으로부터 출력되는 신호와 디코더(13)의 1번 핀으로부터 출력되는 신호를 논리합하여 RAM CS/ 단자에 인가하는 역할을 수행한다.
NOT 게이트(16)는 디코더(13)의 12번 핀으로부터 출력되는 신호를 반전시켜 제 2 NOR 게이트(17)의 입력단에 인가하며, 제 2 NOR 게이트(17)는 제 1 NOR 게이트(14)로부터 출력되는 신호와 NOT 게이트(16)로부터 출력되는 신호를 부정 논리합하여 ROM CS/ 단자에 인가하는 역할을 수행한다.
이와 같이 구성된 종래의 시스템에서 리셋시 메모리 맵 스위칭 제어 동작은 시스템에 전원이 인가되어 CPU(11)에 RESET/ 신호가 인가되면, D형 플립플롭(12)은 RESET/ 신호를 비롯한 여러 제어신호들의 조합에 의해 Q 핀은 하이레벨의 신호를 Q/ 핀은 로우레벨의 신호를 출력하게 되며, CPU(11)로부터의 어드레스 신호가 디코더(13)에 의해 '000000' 번지를 액세스하는 것으로 판단되면 해당 디코더(13)의 1번 핀과 12번 핀은 모두 로우레벨의 신호를 출력하게 된다. 이에 따라, OR 게이트(15)는 디코터(13)의 1번 핀으로부터 출력되는 로우레벨의 신호와 D형 플립플롭(12)의 Q 핀으로부터 출력되는 하이레벨의 신호에 의해 하이레벨의 신호를 RAM CS/ 단자에 출력하게 되므로 해당 RAM CS/ 단자가 디스에이블(disable) 상태를 유지하게 된다. 한편, NOT 게이트(16)는 디코더(13)의 12번 핀으로부터 출력되는 로우레벨의 신호를 반전시켜 제 2 NOR 게이트(17)의 입력단에 하이레벨의 신호를 인가하며, 제 1 NOR 게이트(14)는 디코더(13)의 1번 핀으로부터 출력되는 로우레벨의 신호와 D형 플립플롭(12)의 Q/ 핀으로부터 출력되는 로우레벨의 신호를 부정 논리합하여 로우레벨의 신호를 제 2 NOR 게이트(17)의 입력단에 인가하게 된다. 이에 따라, 제 2 NOR 게이트(17)는 제 1 NOR 게이트(14)로부터 출력되는 로우레벨의 신호와 NOT 게이트(16)로부터 출력되는 하이레벨의 신호를 부정 논리합하여 로우레벨의 신호를 ROM CS/ 단자에 출력하게 되므로 해당 ROM CS/ 단자가 인에이블(enable) 된다.
한편, ROM CS/ 단자가 인에이블 됨에 따라 4번의 어드레스 신호 Read 사이클(Cycle)이 끝나면 스택 포인터와 프로그램 카운터의 인출이 종료되는데, 처음 2번의 어드레스 신호 Read에 의해 스택 포인터가 인출되고 이후, 2번의 어드레스 신호 Read에 의해 프로그램 카운터가 인출되며, 해당 프로그램 카운터에 의해 ROM 칩이 선택된다. 이때, 1 클럭 사이클 후 D형 플립플롭(12)의 클럭(CLK)단이 하이레벨로 되면 D형 플립플롭(12)의 진리표 정의에 의해 Q 핀은 로우레벨의 신호를 Q/ 핀은 하이레벨의 신호를 출력하면서 정상적인 메모리 맵으로 동작하게 된다.
전술한 바와 같이, 종래의 시스템에서의 메모리 맵 스위칭 제어 회로는 시스템 리셋시의 메모리 맵을 선택하기 위하여 다수개의 논리 게이트를 구성하여 동작하므로 해당 시스템 보드상의 많은 공간을 차지하며, 제품 생산비용이 많이 소요된다는 문제점이 있다.
본 발명은 전술한 바와 같은 문제점을 해결하기 위한 것으로 그 목적은, 시스템을 리셋시키는 경우의 메모리 맵 스위칭 제어를 위한 어드레스 신호와 FC 신호에 의한 가상 메모리 맵을 프로그램화하여 저장해 놓음으로써, 좁은 공간과 적은 비용으로 메모리 맵 스위칭 제어 회로를 구성하여 스위칭 제어 동작을 수행할 수 있도록 하는데 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 특징은, 시스템에서의 메모리 맵 스위칭 제어 회로에 있어서, RESET/ 신호가 인가되면 AS/ 신호와 어드레스 신호를 출력하며, AS/ 신호가 액티브할 때마다 유효하게 작용하는 FC 신호를 출력하는 CPU와; 상기 CPU로부터 출력되는 FC 신호의 FC0과 FC1의 값이 기설정된 소정 코드로 출력되는 경우, 내부에 정의된 가상 메모리 맵에 따라 ROM 칩의 처음 어드레스를 액세스하여 스택 포인터와 프로그램 카운터를 인출한 후, 본래의 시스템 메모리 맵에 따라 정상적으로 시스템이 동작을 하도록 프로그램된 PLD를 포함하는데 있다.
도 1은 종래의 시스템에서의 메모리 맵 스위칭 제어 회로를 도시한 도.
도 2는 본 발명에 따른 시스템에서의 메모리 맵 스위칭 제어 회로의 구성 블록도.
도 3은 본 발명에 따른 시스템에서의 메모리 맵을 도시한 도.
* 도면의 주요 부분에 대한 부호의 설명 *
11, 21 : CPU(Central Processing Unit) 12 : D형 플립플롭
13 : 디코더 14 : 제 1 NOR 게이트
15 : OR 게이트 16 : NOT 게이트
17 : 제 2 NOR 게이트 22 : PLD(Programmable Logic Device)
이하, 본 발명의 실시예를 첨부한 도면을 참조하여 상세하게 설명하면 다음과 같다.
본 발명에 따른 시스템에서 메모리 맵 스위칭 제어회로는 도면 도 2에 도시된 바와 같이, RESET/ 신호가 인가되면 AS/ 신호와 어드레스 신호를 출력하며, AS/ 신호가 액티브할 때마다 유효하게 작용하는 FC(Function Code) 신호를 출력하는 CPU(21)와, CPU(21)로부터 출력되는 FC 신호의 FC0과 FC1의 값이 기설정된 소정 코드(FC0의 값이 '0'이고 FC1의 값이 '1'인 경우)로 출력되는 경우, 내부에 프로그램된 가상 메모리 맵에 따라 ROM 칩의 처음 어드레스를 액세스하여 스택 포인터와 프로그램 카운터를 인출한 후, 본래의 시스템 메모리 맵에 따라 정상적으로 시스템이 동작을 하도록 프로그램된 PLD(22)를 구비하여 이루어지는데, 시스템에 전원이 인가되고 CPU(21)로 RESET/ 신호가 들어오면, 해당 CPU(21)는 AS/ 신호와 최초의 어드레스(24 Bit 어드레스의 경우 '000000' 번지) 신호를 출력하고, 슈퍼바이저 모드인지 사용자 모드인지를 결정하는 FC의 3핀(FC0, FC1, FC2)도 각각의 값을 작용하면서 프로그램 처음의 기본적인 동작을 하게 된다.
이때, CPU(21)에 의해 처음 4번의 AS/ 신호와 어드레스 신호 및 슈퍼바이저 코드를 갖는 FC 신호가 출력되면서 ROM으로부터 스택 포인터(Stack Pointer)와 프로그램 카운터(Program Counter)의 값이 해당 CPU(21)로 입력되는데, CPU(21)가 최초의 AS/ 신호를 출력하면서 찾아가는 메모리 맵의 어드레스는 '000000' 번지이므로 도면 도 3에 도시된 바와 같이 ROM이 아닌 RAM을 찾아가게 되어 스택 포인터와 프로그램 카운터의 값을 갖고 있는 ROM의 처음 4개의 어드레스를 액세스하지 않고 RAM의 처음 4개의 어드레스를 액세스하여 ROM에 있는 프로그램을 수행하지 못한다. 하지만, AS/ 신호가 출력된 후, 어드레스 신호와 FC 신호의 FC0과 FC1의 값이 각각 0, 1을 갖고 있다면 이것은 슈퍼바이저 코드를 나타내는 것으로 PLD(22)에 정의되어 있기 때문에 슈퍼바이저 코드에 의한 가상 메모리 맵에 의해 RAM이 아닌 ROM의 처음 어드레스인 'B00000' 번지를 액세스하여 스택 포인터와 프로그램 카운터의 값을 인출하게 되는데, PLD(22)는 미리 내부에 프로그램된 처음 4번의 AS/ 신호가 CPU(21)에서 출력될 때, 시스템 메모리 맵에서 ROM이 위치해 있는 영역 중 처음 4개의 어드레스인 B00000, B00002, B00004, B00006(워드 단위) 번지를 가상 메모리 맵의 000000, 000002, 000004, 000006 번지로 인식하여 ROM으로부터 스택 포인터와 프로그램 카운터를 인출하게 되며, 해당 스택 포인터와 프로그램 카운터를 인출한 후에는 본래의 시스템 메모리 맵에 의해 정상적으로 시스템이 동작을 하게 된다.
이상과 같이, 본 발명은 시스템을 리셋시키는 경우의 메모리 맵 스위칭 제어를 위한 어드레스 신호와 FC 신호에 의한 가상 메모리 맵을 프로그램화하여 저장해 놓음으로써, 좁은 공간과 적은 비용으로 메모리 맵 스위칭 제어 회로를 구성하여 스위칭 제어 동작을 수행할 수 있게 된다.
Claims (1)
- 시스템에서의 메모리 맵 스위칭 제어 회로에 있어서,RESET/ 신호가 인가되면 AS/ 신호와 어드레스 신호를 출력하며, AS/ 신호가 액티브할 때마다 유효하게 작용하는 FC 신호를 출력하는 CPU와; 상기 CPU로부터 출력되는 FC 신호의 FC0과 FC1의 값이 기설정된 소정 코드로 출력되는 경우, 내부에 정의된 가상 메모리 맵에 따라 ROM 칩의 처음 어드레스를 액세스하여 스택 포인터와 프로그램 카운터를 인출한 후, 본래의 시스템 메모리 맵에 따라 정상적으로 시스템이 동작을 하도록 프로그램된 PLD를 포함하는 것을 특징으로 하는 시스템에서의 메모리 맵 스위칭 제어 회로.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970070194A KR19990050980A (ko) | 1997-12-17 | 1997-12-17 | 시스템에서의 메모리 맵 스위칭 제어 회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| KR1019970070194A KR19990050980A (ko) | 1997-12-17 | 1997-12-17 | 시스템에서의 메모리 맵 스위칭 제어 회로 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR19990050980A true KR19990050980A (ko) | 1999-07-05 |
Family
ID=66091286
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019970070194A KR19990050980A (ko) | 1997-12-17 | 1997-12-17 | 시스템에서의 메모리 맵 스위칭 제어 회로 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR19990050980A (ko) |
-
1997
- 1997-12-17 KR KR1019970070194A patent/KR19990050980A/ko not_active Application Discontinuation
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