KR19990048181A - 반도체 메모리 장치의 번-인 전압 발생 회로 - Google Patents

Abstract

본 발명에 따른 반도체 메모리 장치의 전압 발생 회로는 출력 단자를 구비하며, 외부 전원 전압을 받아들여서 내부 전원 전압을 발생하여서 상기 출력 단자로 출력하는 내부 전압 발생 회로와; 상기 외부 전원 전압을 분압하기 위한 분압 회로와; 스트레스 모드에 대응하는 레벨의 기준 전압과 상기 분압 회로에 의해서 분압된 전압을 비교하여서, 상기 외부 전원 전압이 스트레스 모드에 대응하는 레벨로 승압되었는지 여부를 검출하기 위한 검출 회로 및; 상기 내부 전원 전압 발생 회로의 출력 단자에 접속되며, 상기 검출 회로로부터 제공되는 신호에 응답하여서, 상기 외부 전원 전압이 스트레스 모드에 대응하는 레벨로 증가할 때 상기 외부 전원 전압에 따라 증가하는 스트레스 전압을 발생하는 번-인 전압 발생 회로를 포함한다.

Description

반도체 메모리 장치의 번-인 전압 발생 회로(BURN_IN VOLTAGE GENERATING CIRCUIT FOR SEMICONDUCTOR MEMORY DEVICE)

본 발명은 반도체 메모리 장치의 내부 전원 전압 발생 회로에 관한 것으로서, 구체적으로 번-인 테스트 동작시 외부 전원 전압에 따라 가변되는 내부 전원 전압을 발생하는 반도체 메모리 장치의 내부 전원 전압 발생 회로에 관한 것이다.

통상적으로, 반도체 메모리 장치는 외부 전원 전압 (external VCC : VEXT)에 관계없이 일정한 레벨을 갖는 내부 전원 전압 (internal VCC : IVC)을 발생하는 내부 전원 전압 발생 회로를 구비하고 있다. 즉, 반도체 메모리 장치에서 안정된 동작 특성을 갖기 위해서 사용되는 내부 전원 전압 (IVC)은 외부 전원 전압 (VEXT)의 동작에 둔감한다. 그로 인해서, 외부 전원 전압 (VEXT)의 레벨이 변화하더라도 항시 일정한 내부 전원 전압 (IVC)의 특성을 갖게 된다.

반면에, 반도체 메모리 장치의 신뢰성 검증을 목적으로 수행되는 번-인 테스트 모드에서는 높은 내부 전원 전압을 필요로 하게 되어서 외부 전원 전압 (VEXT)에 따라 내부 전원 전압 (IVC)이 일정 비율로 변화되는 것이 요구된다. 도 1은 종래 기술에 따른 반도체 메모리 장치의 내부 전원 전압 발생 회로 및 번-인 전압 발생 회로를 보여주는 회로도이다. 그리고, 도 2는 종래 기술에 따른 정상 동작 및 번-인 동작시 내부 전원 전압 레벨을 보여주는 도면이다.

도 1을 참조하면, 내부 전원 발생 회로 (160)은 앞서 설명된 목적에 따라 일정 레벨의 내부 전원 전압 (IVC)을 발생하며, 번-인 테스트 동작시 외부 전원 전압 (VEXT)에 따라 증가하는 내부 전원 전압 (IVC)을 발생하기 위해서 외부 전원 전압 (VEXT)과 그것의 출력단 사이에 다이오드로 동작하는 3 개의 PMOS 트랜지스터들 (MP1)-(MP3)을 구비하고 있다.

도 2에서 알 수 있듯이, 구간 (0-V0)에서 내부 전원 전압 (IVC1)은 외부 전원 전압 (VEXT)를 따라서 비례적으로 증가하고, 내부 전원 전압 (IVC)이 요구되는 레벨 (IVC1)까지 승압되면 즉, 구간 (V0-V1)에서 내부 전원 전압 (IVC)는 레벨 (IVC1)으로 일정하게 유지된다.

반면에, 번-인 테스트 모드시 사용되는 내부 전원 전압 (IVC)은 높은 전압 레벨을 유지하여야 함으로 외부 전원 전압 (VEXT)의 크기에 비례하여서 변화되어야 한다. 이 경우, 내부 전원 전압 (IVC)는 외부 전원 전압 (VEXT)이 일정 레벨 예컨대, 전압 (IVCI + 3Vtp) (여기서, Vtp는 PMOS 트랜지스터의 드레솔드 전압) 이상이 되면, 내부 전원 전압 (IVC)는 (VEXT - 3Vtp)의 비율로 증가하게 된다. 도 2는 전압 (V1)은 전압 (3Vtp + IVCC)가 되는 점이고, 외부 전원 전압 (VEXT)이 전압 (V1)보다 큰 부분에서는 도 2에 도시된 바와 같이 내부 전원 전압 (IVCC)은 일정 비율로 증가하게 된다.

하지만, 종래 기술에 의하면, 내부 전원 전압 발생 회로 (160)은 PMOS 트랜지스터의 드레솔드 전압만을 이용하게 되므로 메모리 장치의 제조 공정에 의해서 그것이 바뀔 경우 도 2의 외부 전원 전압 (V1)은 일정하게 유지되지 못하고 변화하게 된다 (VEXT=V1-V2 구간). 따라서, 번-인 테스트 모드시 사용되는 내부 전원 전압 (IVC2)의 레벨을 유지하기 위해서 외부 전원 전압 (VEXT)를 전압 (V2')까지 인가해야하고 이로인해서 승압된 전압 (V2')은 반도체 메모리 장치의 사용 한계 전압을 초과하게 되므로 메모리 장치의 신뢰성을 감소시키게 된다. 만일 전압 (V2)의 위치가 전압 (V1)보다 낮을 경우 일정 레벨로 유지되는 내부 전원 전압 (IVCC)의 동작 구간이 축소되어 메모리 장치의 동작이 안정화되지 못하게 된다.

따라서 본 발명의 목적은 스트레스 모드 진입점을 조절할 수 있는 반도체 메모리 장치의 번-인 전압 발생 회로를 제공하는 것이다.

본 발명의 다른 목적은 스트레스 모드 진입 이후 내부 전원 전압의 기울기를 조절함으로써 공정 변화에 관계없이 외부 전원 전압과 내부 전원 전압의 상관 관계를 유지할 수 있는 반도체 메모리 장치의 번-인 전압 발생 회로를 제공하는 것이다.

도 1은 종래 기술에 따른 반도체 메모리 장치의 내부 전원 전압 발생 회로 및 번-인 전압 발생 회로를 보여주는 회로도;

도 2는 종래 기술에 따른 정상 동작 및 번-인 동작시 내부 전원 전압 레벨을 보여주는 도면;

도 3은 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치의 내부 전원 전압 및 번-인 전압 발생 회로를 보여주는 회로도;

도 4는 도 3의 검출 회로의 출력 파형을 보여주는 도면;

도 5는 본 발명에 따른 정상 동작 및 번-인 동작시 내부 전원 전압 레벨을 보여주는 도면,

*도면의 주요 부분에 대한 부호 설명

100 : 검출 회로 120 : 분압 회로

140 : 번-인 전압 발생 회로 160 : 내부 전원 전압 발생 회로

(구성)

상술한 바와같은 목적을 달성하기 위한 본 발명의 일특징에 의하면, 출력 단자를 구비하며, 외부 전원 전압을 받아들여서 내부 전원 전압을 발생하여서 상기 출력 단자로 출력하는 제 1 전압 발생 수단과; 상기 외부 전원 전압을 분압하기 위한 분압 수단과; 스트레스 모드에 대응하는 레벨의 기준 전압과 상기 분압 수단에 의해서 분압된 전압을 비교하여서, 상기 외부 전원 전압이 스트레스 모드에 대응하는 레벨로 승압되었는지 여부를 검출하기 위한 검출 수단과; 상기 제 1 전압 발생 수단의 출력 단자에 접속되며, 상기 검출 수단으로부터 제공되는 신호에 응답하여서, 상기 외부 전원 전압이 스트레스 모드에 대응하는 레벨로 증가할 때 상기 외부 전원 전압에 따라 증가하는 스트레스 전압을 발생하는 제 2 전압 발생 수단을 포함한다.

이 실시예에 있어서, 상기 분압 수단은 상기 외부 전원 전압과 접지 전위 사이에 직렬로 연결된 2 개의 저항 수단들로 구성되며, 상기 각 저항 수단의 값은 가변 가능하다.

이 실시예에 있어서, 상기 검출 수단은 차동 증폭 회로 및 하나의 인버터로 구성된다.

이 실시예에 있어서, 상기 제 2 전압 발생 수단은, 입력 단자 및 출력 단자를 구비하며, 상기 입력 단자가 상기 검출 수단에 접속된 제 1 인버터와; 입력 단자 및 출력 단자를 구비하며, 상기 제 1 인버터의 출력 단자에 상기 입력 단자가 접속된 상기 제 2 인버터와; 소오스, 드레인 및 게이트를 가지며, 상기 소오스로 상기 외부 전원 전압이 인가되고 그리고 상기 게이트가 상기 제 1 인버터의 출력 단자에 접속된 PMOS 트랜지스터와; 소오스, 드레인 및 게이트를 가지며, 상기 드레인이 상기 PMOS 트랜지스터의 드레인에 접속되고, 상기 게이트가 상기 제 2 인버터의 출력 단자에 접속되며 그리고 상기 소오스가 접지된 NMOS 트랜지스터와; 상기 외부 전원 전압과 상기 PMOS 트랜지스터의 소오스 사이에 접속되며, 가변 가능한 제 1 저항 수단 및; 상기 NMOS 트랜지스터의 소오스와 상기 접지 사이에 접속되며, 가변 가능한 제 2 저항 수단을 포함한다.

이 실시예에 있어서, 상기 PMOS 트랜지스터 및 상기 NMOS 트랜지스터의 드레솔드 전압들은 동일한 레벨을 갖는다.

(작용)

이와같은 장치에 의해서, 스트레스 모드 진입점을 조절할 수 있을 뿐만 아니라, 스트레스 모드 진입 이후 내부 전원 전압의 기울기를 조절함으로써 공정 변화에 관계없이 외부 전원 전압과 내부 전원 전압의 상관 관계를 유지할 수 있다.

(실시예)

이하 본 발명의 실시예에 따른 참조도면 도 3 내지 도 5에 의거하여 상세히 설명한다.

다음의 설명에서는 본 발명의 보다 철저한 이해를 제공하기 위해 특정한 상세들이 예를들어 한정되고 자세하게 설명된다. 그러나, 당해 기술분야에 통상의 지식을 가진 자들에게 있어서는 본 발명이 이러한 상세한 항목들이 없이도 상기한 설명에 의해서만 실시될 수 있을 것이다.

도 3은 본 발명의 바람직한 실시예에 따른 번-인 전압 발생 회로를 보여주는 회로도이다.

도 3을 참조하면, 본 발명의 번-인 전압 발생 회로는 검출 회로 (100), 분압 회로 (120) 및 번-인 전압 발생 회로 (140)를 포함한다. 상기 검출 회로 (100)는 스트레스 모드에 대응하는 레벨의 기준 전압 (VREF)와 상기 분압 회로 (120)에 의해서 분압된 전압 (Vdiv)을 비교하여서, 외부 전원 전압 (VEXT)이 스트레스 모드에 대응하는 레벨로 승압되었는지 여부를 검출한다. 그리고 상기 분압 회로 (120)는 상기 외부 전원 전압 (VEXT)을 받아들여서 상기 검출 회로 (100)에 상기 분압 전압 (Vdiv)을 제공한다. 그리고 내부 전원 전압 발생 회로 (160)는 출력 단자 (101)를 구비하며, 상기 외부 전원 전압 (VEXT)을 받아들여서 내부 전원 전압 (IVC)을 발생하여서 상기 출력 단자 (101)로 출력한다. 그리고, 상기 번-인 전압 발생 회로 (140)는 상기 내부 전원 전압 발생 회로 (160)의 출력 단자 (101)에 접속되며, 상기 검출 회로 (100)으로부터 제공되는 신호에 응답하여서, 상기 외부 전원 전압 (VEXT)이 스트레스 모드에 대응하는 레벨로 증가할 때 상기 외부 전원 전압 (VEXT)에 따라 증가하는 스트레스 전압을 발생한다.

상기 검출 회로 (100)는 전류 미러로서 구성되는 2 개의 PMOS 트랜지스터들 (MP4) 및 (MP5), 3 개의 NMOS 트랜지스터들 (MN1), (MN2) 및 (MN3) 및 하나의 인버터 (G1)로 이루어져 있다. 상기 분압 회로 (120)는 상기 외부 전원 전압 (VEXT)과 접지 전위 (VSS) 사이에 직렬로 연결된 2 개의 저항들 (R1) 및 (R2)로 구성되며, 상기 각 저항 (R1) 및 (R2)의 값은 가변 가능하다.

상기 번-인 전압 발생 회로 (140)는 입력 단자 및 출력 단자를 구비하며, 상기 입력 단자가 상기 검출 회로 (100)에 접속된 제 1 인버터 (G2)와, 입력 단자 및 출력 단자를 구비하며 상기 제 1 인버터 (G2)의 출력 단자에 상기 입력 단자가 접속된 상기 제 2 인버터 (G3)와, 소오스, 드레인 및 게이트를 가지며 상기 소오스로 상기 외부 전원 전압 (VEXT)가 인가되고 그리고 상기 게이트가 상기 제 1 인버터 (G2)의 출력 단자에 접속된 PMOS 트랜지스터 (MP3)와, 소오스, 드레인 및 게이트를 가지며 상기 드레인이 상기 PMOS 트랜지스터 (MP3)의 드레인에 접속되고, 상기 게이트가 상기 제 2 인버터 (G3)의 출력 단자에 접속되며 그리고 상기 소오스가 접지된 NMOS 트랜지스터 (MN4)와, 상기 외부 전원 전압 (VEXT)와 상기 PMOS 트랜지스터 (MP6)의 소오스 사이에 접속되며, 가변 가능한 저항 (R3) 및 상기 NMOS 트랜지스터 (MN4)의 소오스와 상기 접지 (VSS) 사이에 접속되며 가변 가능한 저항 (R4)으로 이루어져 있다. 여기서, 상기 PMOS 트랜지스터 (MP6) 및 상기 NMOS 트랜지스터 (MN4)의 드레솔드 전압들은 동일한 레벨을 갖는다.

도 4는 검출 회로의 출력 파형을 보여주는 도면이고, 도 5는 본 발명에 따른 번-인 전압 및 내부 전원 전압의 레벨을 보여주는 도면이다. 도 4에서, 스트레스 모드 진입점 (V3)에서 기준 전압 (VREF)과 분압 전압 (Vdiv)을 일치시켜 외부 전원 전압 (VEXT)가 전압 (V3)보다 높은 레벨에서 분압 전압 (Vdiv)의 레벨은 하이 레벨로 여기된다.

또한, 스트레스 모드 진입 이후 (VEXT가 V3보다 큰 지점)에는 인버터들 (G1), (G2) 및 (G3)에 의해서 트랜지스터들 (MP6) 및 (MN4)이 도전되고, 가변 저항들 (R3) 및 (R4)를 조절하여 전압 강하 비율에 의해서 도 5의 M1, M2 및 M3와 같이 내부 전원 전압 (IVC)의 기울기를 조절할 수 있게 된다. 이때, 트랜지스터 (MN4)의 드레솔드 전압 (Vtn)과 저항 (R4)에 의해서 강하된 전압 (VR4)는 제 1 내부 전원 전압 (IVC1)의 레벨보다 커야하며, 스트레스 모드 진입점 이후 (VEXT > V3) 내부 전원 전압 (IVC)은 하기한 수학식 1에 의해서 구해진다.

[수학식 1]

이때, 저항 (R4)의 값은 저항 (R3)의 값보다 커야하며, 저항 (R3) 및 저항 (R4)의 비율로 내부 전원 전압 (IVC)는 외부 전원 전압 (VEXT)에 따라 증대하게 된다. 따라서, 상술한 본 발명으로 인해 반도체 메모리 장치의 제조 공정 변화가 생겨도 스트레스 모드 진입점 (V3)은 저항들 (R1) 및 (R2)의 가변 저항에 의해서 조절 가능하다. 그리고, 스트레스 모드 진입점 이후의 기울기는 가변 저항 (R3) 및 저항 (R4)를 조절 가능하게 하여서 반도체 메모리 장치의 정상 동작 및 번-인 테스트를 위한 스트레스 모드 진입 이후의 내부 전원 전압을 쉽게 조절할 수 있게 된다.

이상에서, 본 발명에 따른 회로의 구성 및 동작을 상기한 설명 및 도면에 따라 도시하였지만, 이는 예를들어 설명한 것에 불과하며 본 발명의 기술적 사상 및 범위를 벗어나지 않는 범위 내에서 다양한 변화 및 변경이 가능함은 물론이다.

상기한 바와같이, 스트레스 모드 진입점을 조절할 수 있을 뿐만 아니라, 스트레스 모드 진입 이후 내부 전원 전압의 기울기를 조절할 수 있다.

Claims (5)

1. 출력 단자를 구비하며, 외부 전원 전압을 받아들여서 내부 전원 전압을 발생하여서 상기 출력 단자로 출력하는 제 1 전압 발생 수단과;

   상기 외부 전원 전압을 분압하기 위한 분압 수단과;

   스트레스 모드에 대응하는 레벨의 기준 전압과 상기 분압 수단에 의해서 분압된 전압을 비교하여서, 상기 외부 전원 전압이 스트레스 모드에 대응하는 레벨로 승압되었는지 여부를 검출하기 위한 검출 수단과;

   상기 제 1 전압 발생 수단의 출력 단자에 접속되며, 상기 검출 수단으로부터 제공되는 신호에 응답하여서, 상기 외부 전원 전압이 스트레스 모드에 대응하는 레벨로 증가할 때 상기 외부 전원 전압에 따라 증가하는 스트레스 전압을 발생하는 제 2 전압 발생 수단을 포함하는 반도체 메모리 장치.
2. 제 1 항에 있어서,

   상기 분압 수단은 상기 외부 전원 전압과 접지 전위 사이에 직렬로 연결된 2 개의 저항 수단들로 구성되며, 상기 각 저항 수단의 값은 가변 가능한 반도체 메모리 장치.
3. 제 1 항에 있어서,

   상기 검출 수단은 차동 증폭 회로 및 하나의 인버터로 구성되는 반도체 메모리 장치.
4. 제 1 항에 있어서,

   상기 제 2 전압 발생 수단은, 입력 단자 및 출력 단자를 구비하며, 상기 입력 단자가 상기 검출 수단에 접속된 제 1 인버터와; 입력 단자 및 출력 단자를 구비하며, 상기 제 1 인버터의 출력 단자에 상기 입력 단자가 접속된 상기 제 2 인버터와; 소오스, 드레인 및 게이트를 가지며, 상기 소오스로 상기 외부 전원 전압이 인가되고 그리고 상기 게이트가 상기 제 1 인버터의 출력 단자에 접속된 PMOS 트랜지스터와; 소오스, 드레인 및 게이트를 가지며, 상기 드레인이 상기 PMOS 트랜지스터의 드레인에 접속되고, 상기 게이트가 상기 제 2 인버터의 출력 단자에 접속되며 그리고 상기 소오스가 접지된 NMOS 트랜지스터와; 상기 외부 전원 전압과 상기 PMOS 트랜지스터의 소오스 사이에 접속되며, 가변 가능한 제 1 저항 수단 및; 상기 NMOS 트랜지스터의 소오스와 상기 접지 사이에 접속되며, 가변 가능한 제 2 저항 수단을 포함하는 반도체 메모리 장치.
5. 제 4 항에 있어서,

   상기 PMOS 트랜지스터 및 상기 NMOS 트랜지스터의 드레솔드 전압들은 동일한 레벨을 가지는 반도체 메모리 장치.