KR19990046997A

KR19990046997A - Delay circuit

Info

Publication number: KR19990046997A
Application number: KR1019970065196A
Authority: KR
Inventors: 이상윤
Original assignee: 구본준; 엘지반도체 주식회사
Priority date: 1997-12-02
Filing date: 1997-12-02
Publication date: 1999-07-05
Also published as: KR100289385B1

Abstract

본 발명은 지연회로에 관한 것으로, 종래의 기술에 있어서는 전원전압의 레벨에 따라 지연시간이 큰 폭으로 변하고, 특히 저전압으로 갈수록 지연시간은 정상적인 전원전압 레벨일때보다 수배로 증가하여 회로에 악영향을 주며, 이로인해 회로설계의 폭을 그만 큼 감소시키는 문제점이 있었다.The present invention relates to a delay circuit, and in the related art, a delay time is greatly changed according to the level of a power supply voltage, and in particular, as the voltage goes low, the delay time increases several times than at a normal power supply voltage, which adversely affects the circuit. As a result, there has been a problem of reducing the width of the circuit design.

따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위하여 창안한 것으로, 전원전압의 출력레벨에 따라 인에이블신호를 발생하는 저전압감지부와; 복수개로 입력단과 출력단 사이에 각각 채널의 폭과 길이를 다르게 설정하여 병렬로 연결한 클럭드인버터를 이용하여 전압에 무관하게 지연시간을 일정하게 유지하도록 함으로써, 회로 동작에 대한 성능이 향상되고, 또한 전체 칩 성능의 신뢰성이 향상되는 효과가 있다.Accordingly, the present invention has been made to solve the above-mentioned conventional problems, the low voltage detection unit for generating an enable signal according to the output level of the power supply voltage; By using multiple clocked inverters connected in parallel by setting different widths and lengths of channels between input and output terminals, the delay time is kept constant regardless of voltage, thereby improving the performance of circuit operation. The reliability of the overall chip performance is improved.

Description

Delay circuit

본 발명은 지연회로에 관한 것으로, 특히 다중-레벨 전압으로 동작하는 주처리장치 및 기타 반도체 제품에서 사용하는 지연회로에 있어서, 전압에 무관하게 지연을 일정하게 유지하도록 하는 지연회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to delay circuits and, more particularly, to delay circuits used in main processing devices and other semiconductor products operating with multi-level voltages, to maintain a constant delay regardless of voltage.

도 1은 종래 지연회로의 구성을 보인 회로도로서, 이에 도시된 바와 같이 게이트는 외부 입력단(IN)에 연결되어 있고, 소오스는 전원전압에 연결되어 있으며, 드레인은 '노드1'에 연결된 피-모스 트랜지스터(PM1)와; 게이트는 상기 피-모스 트랜지스터(PM1)의 게이트와 연결되어 있고, 드레인은 상기 '노드1'에 연결되어 있으며, 소오스는 접지에 연결된 엔-모스 트랜지스터(NM1)와; 일측단자는 '노드2'에 연결되어 있고, 타측단자는 접지에 연결된 캐패시터(C1)와; 입력단은 상기 '노드2'에 연결되어 있고, 출력단은 외부 출력단(OUT)에 연결된 인버터(I1)로 구성된 것으로, 이와 같이 구성된 종래 장치의 동작 과정을 설명하면 다음과 같다.1 is a circuit diagram illustrating a conventional delay circuit, in which a gate is connected to an external input terminal IN, a source is connected to a power supply voltage, and a drain is connected to 'node 1'. A transistor PM1; A gate is connected to the gate of the P-MOS transistor PM1, a drain is connected to the 'node 1', and a source thereof is an N-MOS transistor NM1 connected to ground; One terminal is connected to the 'node 2', the other terminal and the capacitor (C1) connected to the ground; The input terminal is connected to the 'node 2', the output terminal is composed of an inverter (I1) connected to the external output terminal (OUT), the operation of the conventional device configured as described will be described as follows.

도 2는 종래 전압에 따른 지연변화의 일실시예를 모의실험을 통하여 보인 파형도로서, 이에 도시된 바와 같이 외부 입력단(IN)으로 부터 입력되는 전압에 의해 피-모스 트랜지스터(PM1)와 엔-모스 트랜지스터(NM1)는 '노드1'을 통해 하이전압 또는 로우전압을 출력하는데, 이는 각 트랜지스터의 채널 폭(W)과 길이(L)에 따라 출력되는 전압 레벨의 크기가 변하며, 이에 의해 '노드2'의 위상을 입력에 반대가 되도록 한다.FIG. 2 is a waveform diagram illustrating an example of a delay change according to a conventional voltage. As shown in FIG. 2, the P-MOS transistor PM1 and the N− may be driven by a voltage input from an external input terminal IN. The MOS transistor NM1 outputs a high voltage or a low voltage through 'node 1', which changes the magnitude of the voltage level according to the channel width W and the length L of each transistor. Make the 2 'phase reverse to the input.

결국, 상기 '노드2'에 연결된 캐패시터(C1)에 의해 충전되는 시간은 상기 피-모스 트랜지스터(PM1)에 의해 결정되고, 방전되는 시간은 상기 엔-모스 트랜지스터(NM1)에 의해 결정되어 출력단의 지연시간을 결정하게 된다.As a result, the time charged by the capacitor C1 connected to the 'node 2' is determined by the P-MOS transistor PM1, and the discharge time is determined by the N-MOS transistor NM1 to determine the output stage. The delay time is determined.

상기와 같이 종래의 기술에 있어서는 도 2에 도시된 바와 같이 전원전압의 레벨에 따라 지연시간이 큰 폭으로 변하고, 특히 저전압으로 갈수록 지연시간은 정상적인 전원전압 레벨일때보다 수배로 증가하여 회로에 악영향을 주며, 이로 인하여 회로설계의 폭을 그만 큼 감소시키는 문제점이 있었다.As described above, in the related art, as shown in FIG. 2, the delay time varies greatly depending on the level of the power supply voltage, and in particular, as the voltage goes low, the delay time increases several times as compared to the normal power supply voltage, which adversely affects the circuit. This has caused a problem of significantly reducing the width of the circuit design.

따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위하여 창안한 것으로, 전압에 무관하게 지연시간을 일정하게 유지하도록 하는 장치를 제공함에 그 목적이 있다.Accordingly, the present invention has been made to solve the above-mentioned conventional problems, and an object thereof is to provide an apparatus for maintaining a constant delay time regardless of voltage.

도 1은 종래 지연회로의 구성을 보인 회로도.1 is a circuit diagram showing a configuration of a conventional delay circuit.

도 2는 종래 전압에 따른 지연변화의 일실시예를 모의실험을 통하여 보인 파형도.Figure 2 is a waveform diagram showing through simulation one embodiment of the delay change according to the conventional voltage.

도 3은 본 발명 지연 회로의 구성을 보인 회로도.3 is a circuit diagram showing the configuration of the present invention.

도 4는 본 발명에 따른 지연변화의 일실시예를 모의실험을 통하여 보인 파형도.Figure 4 is a waveform diagram showing through simulation one embodiment of the delay change in accordance with the present invention.

***도면의 주요 부분에 대한 부호의 설명****** Description of the symbols for the main parts of the drawings ***

10 : 저전압감지부 I1∼I4 : 인버터10: low voltage detection unit I1 to I4: inverter

PM1∼PM7 : 피-모스 트랜지스터 NM1∼NM7 : 엔-모스 트랜지스터PM1-PM7: P-MOS transistor NM1-NM7: N-MOS transistor

C1,C2 : 캐패시터 CI1∼CI3 : 클럭드인버터C1, C2: Capacitor CI1 to CI3: Clocked Inverter

이와 같은 목적을 달성하기 위한 본 발명 지연회로는 전원전압의 출력레벨에 따라 인에이블신호를 발생하는 저전압검출부와; 상기 저전압검출부의 출력신호를 반전하는 복수개의 인버터와; 상기 저전압검출부와 인버터의 출력에 의해 외부 입력신호를 반전하는 복수개의 클럭드인버터와; 상기 클럭드인버터의 출력에 의해 충전 또는 방전하는 캐패시터와; 상기 클럭드인버터의 출력을 다시 반전하여 외부로 출력하는 인버터로 구성함을 특징으로 한다.The delay circuit according to the present invention for achieving the above object includes a low voltage detection unit for generating an enable signal in accordance with the output level of the power supply voltage; A plurality of inverters for inverting the output signal of the low voltage detection unit; A plurality of clocked inverters for inverting an external input signal by the low voltage detector and the output of the inverter; A capacitor charged or discharged by the output of the clocked inverter; The inverter is configured to output the clocked inverter by inverting the output again to the outside.

상기 클럭드인버터는 소오스에 전원전압이 인가된 제1 피-모스 트랜지스터의 드레인에 제2 피-모스 트랜지스터의 소오스를 접속하고, 상기 제2 피-모스 트랜지스터의 드레인에 제1 엔-모스 트랜지스터의 드레인을 접속하며, 상기 제1 엔-모스 트랜지스터의 소오스가 접지된 제2 엔-모스 트랜지스터를 접속하여 상기 제1 피-모스 및 제2 엔-모스 트랜지스터의 게이트에 각각 외부 입력신호를 인가하고, 상기 제2 피-모스 트랜지스터의 게이트에 반전된 저전압검출부의 출력신호를 인가하며, 상기 제1 엔-모스 트랜지스터의 게이트에 저전압검출부의 출력신호를 인가하여 외부 입력신호를 반전하는 것을 특징으로 한다.The clocked inverter connects a source of the second P-MOS transistor to the drain of the first P-MOS transistor to which the power voltage is applied to the source, and connects a source of the first N-MOS transistor to the drain of the second P-MOS transistor. A drain is connected, and a second N-MOS transistor having a source of the first N-MOS transistor connected to the ground is connected to apply an external input signal to the gates of the first P-MOS and the second N-MOS transistor, respectively. The output signal of the inverted low voltage detector is applied to the gate of the second P-MOS transistor, and the external input signal is inverted by applying the output signal of the low voltage detector to the gate of the first N-MOS transistor.

상기 클럭드인버터는 복수개로 입력단과 출력단 사이에 각각 채널의 폭과 길이를 다르게 설정하여 병렬로 연결한 것을 특징으로 한다.The clocked inverter may be connected in parallel by setting different widths and lengths of channels between the input terminal and the output terminal.

이하, 본 발명에 따른 실시예를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 3은 본 발명 지연 회로의 구성을 보인 회로도로서, 이에 도시한 바와 같이 전원전압의 출력레벨에 따라 인에이블신호를 발생하는 저전압검출부(10)와; 상기 저전압검출부(10)의 출력신호를 반전하는 제1,2,3 인버터(I1,I2,I3)와; 소오스에 전원전압이 인가된 제1,3,5 피-모스 트랜지스터(PM2,PM4,PM6)의 드레인에 제2,4,6 피-모스 트랜지스터(PM3,PM5,PM7)의 소오스를 접속하고, 상기 제2,4,6 피-모스 트랜지스터(PM3,PM5,PM7)의 드레인에 제1,3,5 엔-모스 트랜지스터(NM2,NM4,NM6)의 드레인을 접속하며, 상기 제1,3,5 엔-모스 트랜지스터(NM2,NM4,NM6)의 소오스가 접지된 제2,4,6 엔-모스 트랜지스터(NM3,NM5,NM7)를 접속하여 상기 저전압검출부(10)와 제1,2,3 인버터(I1,I2,I3)의 출력에 의해 외부 입력신호를 반전하는 제1,2,3 클럭드인버터(CI1,CI2,CI3)와; 상기 제1,2,3 클럭드인버터(CI1,CI2,CI3)의 출력에 의해 충전 또는 방전하는 캐패시터(C2)와; 상기 제1,2,3 클럭드인버터(CI1,CI2,CI3)의 출력을 다시 반전하여 외부 출력단으로 출력하는 제4 인버터(I4)로 구성한다.3 is a circuit diagram showing a configuration of a delay circuit of the present invention, as shown therein; a low voltage detection unit 10 for generating an enable signal in accordance with an output level of a power supply voltage; First, second and third inverters I1, I2 and I3 for inverting the output signal of the low voltage detection unit 10; The source of the second, fourth and sixth P-MOS transistors PM3, PM5 and PM7 is connected to the drains of the first, third and fifth P-MOS transistors PM2, PM4 and PM6 to which the power supply voltage is applied. The drains of the first, third and fifth N-MOS transistors NM2, NM4 and NM6 are connected to the drains of the second, fourth and sixth P-MOS transistors PM3, PM5 and PM7. The low voltage detector 10 and the first, second, and third terminals are connected by connecting the second, fourth and sixth N-MOS transistors NM3, NM5, and NM7 having the sources of the five N-MOS transistors NM2, NM4, and NM6 grounded. First, second and third clocked inverters CI1, CI2 and CI3 which invert the external input signal by the output of the inverters I1, I2 and I3; A capacitor (C2) charged or discharged by the outputs of the first, second, and third clocked inverters (CI1, CI2, CI3); The fourth inverter I4 outputs the outputs of the first, second and third clocked inverters CI1, CI2 and CI3 to the external output terminal again.

이와 같이 구성한 본 발명에 따른 실시예의 동작을 첨부한 도 4를 참조하여 설명하면 다음과 같다.Referring to Figure 4 attached to the operation of the embodiment according to the present invention configured as described above are as follows.

도3에서와 같이 저전압검출부(10)에서 현재 전원전압의 출력레벨을 검출하여 그 레벨에 해당하는 인에이블신호(하이신호)를 출력한다.As shown in FIG. 3, the low voltage detection unit 10 detects an output level of the current power supply voltage and outputs an enable signal (high signal) corresponding to the level.

이를 예를 들어 설명하면 검출한 전원전압의 레벨을 3단계(ⓐ:VDD≤2V, ⓑ:2.5V≤VDD≤3.5V, ⓒ:VDD≥4.5V)로 분류하여 검출하며, 만약 검출된 레벨이 5V라면 해당 인버터인 제1 인버터(I1)와 제1 클럭드인버터(CI1)에 하이신호를 인가하고, 나머지 제2,3 인버터(I2,I3)와 제2,3 클럭드인버터(CI2,CI3)에 로우신호를 인가하며, 외부 입력신호가 로우신호라 가정하면 상기 제1 클럭드인버터(CI1)는 턴-온이되고, 상기 제2,3 클럭드인버터(CI2,CI3)는 턴-오프되어 상기 제1 클럭드인버터(CI1)의 출력신호가 제4 인버터(I4)를 통해 반전되어 외부 출력단으로 출력된다.For example, the level of the detected power supply voltage is classified into three stages (ⓐ: VDD≤2V, ⓑ: 2.5V≤VDD≤3.5V, ⓒ: VDD≥4.5V). If the voltage is 5V, a high signal is applied to the first inverter I1 and the first clocked inverter CI1 which are corresponding inverters, and the remaining second and third inverters I2 and I3 and the second and third clocked inverters CI2 and CI3 are applied. When a low signal is applied to the input signal, and the external input signal is a low signal, the first clocked inverter CI1 is turned on and the second and third clocked inverters CI2 and CI3 are turned off. The output signal of the first clocked inverter CI1 is inverted through the fourth inverter I4 and output to the external output terminal.

또한, 상기 제1,2,3 클럭드인버터(CI1,CI2,CI3)는 각각 전압레벨에 알맞은 지연시간을 갖도록 각 엔-모스(NM2∼NM7) 및 피-모스 트랜지스터(PM2∼PM7)의 크기를 조절하는데, 저전압으로 갈수록 지연시간이 길어지므로, 그에 해당하는 클럭드인버터의 크기를 크게하여 지연시간을 고전압일때와 같도록(즉, 도 3에서 클럭드인버터의 크기는 CI1≤CI2≤CI3로 한다)한다.In addition, the first, second, and third clocked inverters CI1, CI2, and CI3 have sizes of the N-MOS NM2 to NM7 and the P-MOS transistors PM2 to PM7 so as to have a delay time suitable for the voltage level, respectively. Since the delay time becomes longer as the voltage goes down, the size of the clocked inverter corresponding thereto is increased so that the delay time is the same as that of the high voltage (that is, the size of the clocked inverter in FIG. Do it.)

결국, 도 4에 도시한 바와 같이 피-모스와 엔-모스 트랜지스터의 크기를 다음과 같이 다르게 하여(CI1 : P=4u/2.5u N=1.6u/1.2u, CI2 : P=4u/1.2u N=1.6u/1.2u, CI3 : P=10u/0.8u N=4u/0.8u) 모의실험한 결과 전원전압의 레벨이 변화하더라도 정상적인 전원전압 일때의 지연시간과 같도록 유지됨으로써, 안정된 지연시간을 유지한다.As a result, as shown in FIG. 4, the sizes of the P-MOS and N-MOS transistors are different as follows (CI1: P = 4u / 2.5u N = 1.6u / 1.2u, CI2: P = 4u / 1.2u). N = 1.6u / 1.2u, CI3: P = 10u / 0.8u N = 4u / 0.8u) As a result of simulation, stable delay time is maintained even if the level of power voltage is changed to be the same as the delay time at normal power voltage. Keep it.

이상에서 설명한 바와 같이 본 발명 지연회로는 전원전압의 레벨이 변화에 관계없이 안정된 지연시간을 가지므로, 회로 동작에 대한 성능이 향상되고, 또한 전체 칩 성능의 신뢰성이 향상되는 효과가 있다.As described above, the delay circuit of the present invention has a stable delay time regardless of the level of the power supply voltage, thereby improving the performance of the circuit operation and improving the reliability of the overall chip performance.

Claims

A low voltage detection unit generating an enable signal in accordance with an output level of the power supply voltage; A plurality of inverters for inverting the output signal of the low voltage detection unit; A plurality of clocked inverters for inverting an external input signal by the low voltage detector and the output of the inverter; A capacitor charged or discharged by the output of the clocked inverter; And a inverter configured to invert the output of the clocked inverter again and output it to the outside.

2. The clocked inverter of claim 1, wherein the clocked inverter connects a source of the second P-MOS transistor to a drain of the first P-MOS transistor, to which a power supply voltage is applied. A drain of the 1 N-MOS transistor is connected, and a second N-MOS transistor having a source of the first N-MOS transistor connected to the ground is connected to the gate of the first P-MOS and the second N-MOS transistor, respectively. An input signal is applied, an output signal of the low voltage detector is inverted to the gate of the second P-MOS transistor, and an output signal of the low voltage detector is applied to the gate of the first N-MOS transistor to invert an external input signal Delay circuit, characterized in that.

The delay circuit according to claim 1, wherein the clocked inverter has a plurality of clocked inverters connected in parallel by setting different widths and lengths of channels between the input terminals and the output terminals.

4. The delay circuit according to claim 3, wherein the channel width and length are determined differently according to the level of the power supply voltage to equalize the charge and discharge time of the capacitor.