KR100712497B1 - High speed comparison circuit - Google Patents

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Abstract

차동신호들의 공통 모드 전압을 감지하고 비교회로에 사용되는 커패시터의 충방전을 위한 전하량을 최소화시켜 비교 성능이 향상된 비교회로를 제공하는 것이다. 상기 비교회로는 제 1클락신호에 응답하여 차동 입력 신호들을 차동 출력 신호들로 변환하는 변환회로; 상기 차동 출력 신호들을 비교하여 그 비교 결과를 출력하는 비교회로; 및 제 2클락신호 및 상기 차동 입력 신호들에 응답하여 상기 차동 출력 신호들을 바이어싱하는 바이어스회로를 구비한다. 상기 제 1클락신호와 상기 제 2클락신호는 상보적인 신호이며, 상기 제 2클락신호가 활성화되는 경우 상기 차동 출력 신호들은 상기 차동 출력 신호들의 공통 모드 전압 레벨을 갖는 것이 바람직하다. The present invention provides a comparison circuit having improved comparison performance by sensing common mode voltages of differential signals and minimizing the amount of charge for charging and discharging a capacitor used in the comparison circuit. The comparison circuit includes a conversion circuit for converting differential input signals into differential output signals in response to a first clock signal; A comparison circuit for comparing the differential output signals and outputting a comparison result; And a bias circuit for biasing the differential output signals in response to a second clock signal and the differential input signals. The first clock signal and the second clock signal are complementary signals, and when the second clock signal is activated, the differential output signals preferably have a common mode voltage level of the differential output signals.

Description

고속 비교회로{High speed comparison circuit}High speed comparison circuit

본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 상세한 설명이 제공된다.The detailed description of each drawing is provided in order to provide a thorough understanding of the drawings cited in the detailed description of the invention.

도 1은 본 발명의 일 실시예에 따른 고속 비교회로의 회로도를 나타낸다.1 shows a circuit diagram of a high speed comparison circuit according to an embodiment of the present invention.

본 발명은 비교회로에 관한 것으로, 보다 상세하게는 차동 입력신호들의 공통 모드 신호를 감지하여 커패시터의 충전/방전 전하량을 최소화하므로 고속으로 비교동작을 수행하는 비교회로 및 신호 비교방법에 관한 것이다.The present invention relates to a comparison circuit, and more particularly, to a comparison circuit and a signal comparison method for performing a comparison operation at a high speed by sensing a common mode signal of differential input signals to minimize the charge / discharge charge of a capacitor.

일반적으로 비교회로를 구비하는 아날로그-디지털 변환기의 응답특성은 비교회로의 성능 및 특성에 의하여 상당한 영향을 받는다. 종래의 비교회로는 수동 소자를 이용하여 캐패시터의 충방전 경로를 설정하였다. 이러한 경우의 문제점은 충방전의 경로가 일정한 전압을 갖기는 하나 입력신호의 레벨을 찾아가지 못한다. 또한 수동소자를 사용하므로 종래의 비교회로는 응답속도가 느린 문제점이 있었다. In general, the response characteristics of an analog-to-digital converter having a comparison circuit are significantly affected by the performance and characteristics of the comparison circuit. In the conventional comparison circuit, a charge / discharge path of a capacitor is set using a passive element. The problem in this case is that the path of charge and discharge has a constant voltage but cannot find the level of the input signal. In addition, because the passive element is used, the conventional comparison circuit has a problem of slow response time.

따라서 본 발명이 이루고자 하는 기술적인 과제는 차동신호들의 공통 모드 전압을 감지하고 비교회로에 사용되는 커패시터의 충방전을 위한 전하량을 최소화시켜 비교 성능이 향상된 비교회로 및 신호 비교 방법을 제공하는 것이다. Accordingly, a technical problem of the present invention is to provide a comparison circuit and a signal comparison method having improved comparison performance by sensing common mode voltages of differential signals and minimizing the amount of charge for charging and discharging a capacitor used in the comparison circuit.

상기 기술적 과제를 달성하기 위한 비교회로는 제 1클락신호에 응답하여 차동 입력 신호들을 차동 출력 신호들로 변환하는 변환회로; 상기 차동 출력 신호들을 비교하여 그 비교 결과를 출력하는 비교회로; 및 제 2클락신호 및 상기 차동 입력 신호들에 응답하여 상기 차동 출력 신호들을 바이어싱하는 바이어스회로를 구비한다. Comparing circuit for achieving the technical problem is a conversion circuit for converting the differential input signals into differential output signals in response to the first clock signal; A comparison circuit for comparing the differential output signals and outputting a comparison result; And a bias circuit for biasing the differential output signals in response to a second clock signal and the differential input signals.

상기 제 1클락신호와 상기 제 2클락신호는 상보적인 신호이며, 상기 제 2클락신호가 활성화되는 경우 상기 차동 출력 신호들은 상기 차동 출력 신호들의 공통 모드 전압 레벨을 갖는 것이 바람직하다. The first clock signal and the second clock signal are complementary signals, and when the second clock signal is activated, the differential output signals preferably have a common mode voltage level of the differential output signals.

상기 다른 기술적 과제를 달성하기 위한 신호 비교 방법은 제 1클락신호에 응답하여 차동 입력 신호들을 차동 출력 신호들로 변환하는 단계; 상기 차동 출력 신호들을 비교하여 그 비교결과들을 출력하는 단계; 및 제 2클락신호 및 상기 차동 입력 신호들에 응답하여 상기 차동 출력 신호들을 바이어싱하는 단계를 구비한다. According to another aspect of the present invention, there is provided a signal comparison method comprising: converting differential input signals into differential output signals in response to a first clock signal; Comparing the differential output signals and outputting comparison results; And biasing the differential output signals in response to a second clock signal and the differential input signals.

상기 제 1클락신호와 상기 제 2클락신호는 상보적인 신호이며, 상기 제 2클락신호가 활성화되는 경우 상기 차동 출력 신호들은 상기 차동 출력 신호들의 공통 모드 전압 레벨을 갖는 것이 바람직하다. The first clock signal and the second clock signal are complementary signals, and when the second clock signal is activated, the differential output signals preferably have a common mode voltage level of the differential output signals.

본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도 면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.In order to fully understand the present invention, the operational advantages of the present invention, and the objects achieved by the practice of the present invention, reference should be made to the accompanying drawings which illustrate preferred embodiments of the present invention and the contents described in the accompanying drawings.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. Like reference numerals in the drawings denote like elements.

도 1은 본 발명의 일 실시예에 따른 비교회로를 나타낸다. 도 1을 참조하면, 비교회로(100)는 공통 모드 피드 포워드 바이어스 회로(common mode feed forward bias; 20), 오프 셋 보상회로(30) 및 비교기(40)를 구비한다. 공통 모드 피드 포워드 바이어스 회로(20)는 레벨 변환기(21) 및 공통 모드 검출회로(23)를 구비한다. 1 shows a comparison circuit according to an embodiment of the present invention. Referring to FIG. 1, the comparison circuit 100 includes a common mode feed forward bias circuit 20, an offset compensation circuit 30, and a comparator 40. The common mode feed forward bias circuit 20 includes a level converter 21 and a common mode detection circuit 23.

레벨 변환기(21)는 두 개의 트랜지스터들(MN1, MN3)과 전류원(CS1, CS3)을 구비하며, 트랜지스터(MN1)의 게이트는 노드(NOD1)에 접속되고 드레인은 노드(NOD3)에 접속되고 소오스는 접지전압(VSS)에 접속된다. 트랜지스터(MN3)의 게이트는 노드(NOD2)에 접속되고 드레인은 노드(NOD4)에 접속되고 소오스는 접지전압(VSS)에 접속된다. 전류원(CS1)은 노드(NOD3)와 전원전압(VDD)사이에 접속되고, 전류원(CS3)은 노드(NOD4)와 전원전압(VDD)사이에 접속된다. The level converter 21 has two transistors MN1 and MN3 and current sources CS1 and CS3, the gate of the transistor MN1 is connected to the node NOD1 and the drain is connected to the node NOD3 and the source Is connected to the ground voltage VSS. The gate of the transistor MN3 is connected to the node NOD2, the drain is connected to the node NOD4, and the source is connected to the ground voltage VSS. The current source CS1 is connected between the node NOD3 and the power supply voltage VDD, and the current source CS3 is connected between the node NOD4 and the power supply voltage VDD.

레벨 변환기(21)는 노드(NOD2)로 입력되는 제 1입력신호(IN)와 노드(NOD1)로 입력되는 제 2입력신호(/IN)에 응답하여 레벨 변환된 신호들을 노드(NOD3) 및 노드(NOD4)로 출력한다. 제 1입력신호(IN)와 제 2입력신호(/IN)는 서로 상보적인 신호들 또는 차동신호들이다.The level translator 21 converts the level-converted signals to the node NOD3 and the node in response to the first input signal IN input to the node NOD2 and the second input signal / IN input to the node NOD1. Output to (NOD4). The first input signal IN and the second input signal / IN are complementary signals or differential signals.

공통 모드 검출회로(23)는 두 개의 트랜지스터들(MN5, MN7)과 전류원(CS5, CS7)을 구비하며, 트랜지스터(MN5)의 게이트는 노드(NOD3)에 접속되고 드레인은 전 원전압(VDD)에 접속되고 소오스는 노드(NOD5)에 접속된다. 트랜지스터(MN7)의 게이트는 노드(NOD4)에 접속되고 드레인은 전원전압(VDD)에 접속되고 소오스는 노드(NOD5)에 접속된다.The common mode detection circuit 23 includes two transistors MN5 and MN7 and current sources CS5 and CS7, the gate of the transistor MN5 is connected to the node NOD3 and the drain thereof is the power voltage VDD. Is connected to node NOD5. The gate of the transistor MN7 is connected to the node NOD4, the drain is connected to the power supply voltage VDD, and the source is connected to the node NOD5.

전류원(CS5)은 노드(NOD5)와 접지전압(VSS)사이에 접속되고, 전류원(CS7)은 노드(NOD5)와 접지전압(VSS)사이에 접속된다. 공통 모드 검출회로(23)는 제 1입력신호(IN)와 제 2입력신호(/IN)의 공통 모드를 검출한다. The current source CS5 is connected between the node NOD5 and the ground voltage VSS, and the current source CS7 is connected between the node NOD5 and the ground voltage VSS. The common mode detection circuit 23 detects a common mode of the first input signal IN and the second input signal / IN.

오프 셋 보상회로(30)는 스위칭회로들(31, 33) 및 커패시터들(C1, C3)을 구비한다. 스위칭 회로(31)는 클락신호(CK)에 응답하여 노드(NOD2)와 노드(NOD6)사이를 접속시키고 노드(NOD1)와 노드(NOD7)사이를 접속시키며, 스위칭회로(33)는 반전 클락신호(/CK)에 응답하여 노드(NOD5), 노드(NOD6) 및 노드(NOD7)사이를 접속한다. The offset compensation circuit 30 includes switching circuits 31 and 33 and capacitors C1 and C3. The switching circuit 31 connects the node NOD2 and the node NOD6 in response to the clock signal CK, and connects the node NOD1 and the node NOD7, and the switching circuit 33 inverts the clock signal. In response to / CK, the node NOD5, node NOD6 and node NOD7 are connected.

커패시터(C1)는 노드(NOD6)와 비교기(40)의 제 1입력단사이에 접속되며, 커패시터(C3)는 노드(NOD7)와 비교기(40)의 제 2입력단사이에 접속된다. 비교기(40)는 제 1입력단으로 입력되는 신호와 제 2입력단으로 입력되는 신호를 비교하여 그 비교 결과에 상응하는 신호들을 출력한다. Capacitor C1 is connected between node NOD6 and the first input terminal of comparator 40, and capacitor C3 is connected between node NOD7 and the second input terminal of comparator 40. The comparator 40 compares a signal input to the first input terminal with a signal input to the second input terminal and outputs signals corresponding to the comparison result.

이하 도 1을 참조하여 본 발명의 일 실시예에 따른 비교회로의 동작이 상세히 설명된다. 우선 제 1입력신호(IN)와 제 2입력신호(/IN)는 공통 모드 피드 포워드 바이어스 회로(20) 및 오프 셋 보상회로(30)로 입력된다. Hereinafter, an operation of a comparison circuit according to an embodiment of the present invention will be described in detail with reference to FIG. 1. First, the first input signal IN and the second input signal / IN are input to the common mode feed forward bias circuit 20 and the offset compensation circuit 30.

클락신호(CK)가 활성화되는 경우, 스위칭 회로(31)는 제 1입력신호(IN)와 제 2입력신호(/IN)를 커패시터들(C1, C3)로 각각 전송하므로, 커패시터들(C1, C3)의 전위들은 제 1입력신호(IN)와 제 2입력신호(/IN)에 의하여 각각 결정된다. When the clock signal CK is activated, the switching circuit 31 transmits the first input signal IN and the second input signal / IN to the capacitors C1 and C3, respectively. The potentials of C3) are determined by the first input signal IN and the second input signal / IN, respectively.                     

계속하여 클락신호(CK)가 비활성화되는 경우 스위칭 회로(31)는 오프되고 스위칭 회로(33)는 온되므로 노드(NOD5), 노드(NOD6) 및 노드(NOD7)는 전기적으로 접속된다. 이때 제 1입력신호(IN)의 레벨이 제 2입력신호(/IN)의 레벨보다 큰 경우 레벨 변환기(21)의 트랜지스터(MN3)의 동작이 트랜지스터(MN1)의 동작보다 지배적(dominant)이므로 노드(NOD4)의 신호 레벨은 노드(NOD3)의 신호 레벨보다 낮게된다. Subsequently, when the clock signal CK is deactivated, the switching circuit 31 is turned off and the switching circuit 33 is turned on, so that the node NOD5, the node NOD6 and the node NOD7 are electrically connected. At this time, when the level of the first input signal IN is greater than the level of the second input signal / IN, the operation of the transistor MN3 of the level converter 21 is dominant than the operation of the transistor MN1. The signal level at NOD4 is lower than the signal level at node NOD3.

예컨대 노드(NOD4)의 신호 레벨이 접지전압(VSS)레벨로 풀-다운되는 경우 노드(NOD3)의 신호 레벨은 전원전압(VDD)레벨을 유지하게 된다. 이 경우 트랜지스터(MN5)는 노드(NOD3)의 신호에 의하여 턴-온되고, 전류원들(CS5, CS7)은 커패시터들(C1, C3)의 방전 경로를 생성한다. 커패시터들(C1, C3)은 제 1입력신호(IN)와 제 2입력신호(/IN)의 공통 모드 전압 레벨까지 방전된다. 제 1입력신호(IN)의 레벨이 제 2입력신호(/IN)의 레벨보다 작은 경우도 도 1을 참조하면 전류원들(CS5, CS7)은 커패시터들(C1, C3)의 방전 경로를 생성한다.For example, when the signal level of the node NOD4 is pulled down to the ground voltage VSS level, the signal level of the node NOD3 maintains the power supply voltage VDD level. In this case, the transistor MN5 is turned on by the signal of the node NOD3, and the current sources CS5 and CS7 generate discharge paths of the capacitors C1 and C3. The capacitors C1 and C3 are discharged to the common mode voltage level of the first input signal IN and the second input signal / IN. When the level of the first input signal IN is smaller than the level of the second input signal / IN, referring to FIG. 1, the current sources CS5 and CS7 generate discharge paths of the capacitors C1 and C3. .

계속하여 클락신호(CK)가 활성화되는 경우 오프 셋 보상회로(30)는 공통 모드 전압 레벨로부터 차동신호들(IN, /IN)을 트래킹(tracking)하므로 트래킹 시간을 최소화시킬 수 있으므로 커패시터들(C1, C3)에 충전된 신호에 응답하는 비교기(40)의 동작속도는 향상된다.When the clock signal CK is continuously activated, the offset compensation circuit 30 tracks the differential signals IN and / IN from the common mode voltage level, thereby minimizing the tracking time. , The operating speed of the comparator 40 in response to the signal charged in C3) is improved.

즉, 공통 모드 피드 포워드 바이어스 회로(20)는 반전 클락신호(/CK)가 활성화되는 경우 차동 입력신호들(IN. /IN)의 동상 레벨을 감지하여 커패시터들(C1, C3)의 모든 충방전에서 동상 레벨의 충방전 만큼을 제거한 나머지 차동 입력신호들 에 대한 충방전만을 발생시키므로 오프 셋 보상회로(30)의 안정화 시간을 최소화한다.That is, the common mode feedforward bias circuit 20 senses the in-phase level of the differential input signals IN./IN when the inverted clock signal / CK is activated to charge and discharge all of the capacitors C1 and C3. Since only charge / discharge of the remaining differential input signals is generated by removing charge-discharge of the in-phase level, the stabilization time of the offset compensation circuit 30 is minimized.

본 발명의 실시예에 따른 비교회로는 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.The comparison circuit according to the embodiment of the present invention has been described with reference to one embodiment shown in the drawings, but this is only an example, and those skilled in the art may have various modifications and equivalent embodiments therefrom. I understand that it is possible. Therefore, the true technical protection scope of the present invention will be defined by the technical spirit of the appended claims.

상술한 바와 같이 본 발명에 따른 비교회로는 비교회로의 공통 모드 전압을 감지하고, 비교회로에 사용되는 커패시터의 충방전을 위한 전하량을 최소화시켜 비교 성능을 향상시키는 장점이 있다. As described above, the comparison circuit according to the present invention has an advantage of detecting the common mode voltage of the comparison circuit and improving the comparison performance by minimizing the amount of charge for charging and discharging the capacitor used in the comparison circuit.

Claims (6)

제 1클락신호에 응답하여 차동 입력 신호들을 차동 출력 신호들로 변환하는 변환회로;A conversion circuit for converting the differential input signals into differential output signals in response to the first clock signal; 상기 차동 출력 신호들을 비교하여 그 비교 결과를 출력하는 비교회로; 및A comparison circuit for comparing the differential output signals and outputting a comparison result; And 제 2클락신호 및 상기 차동 입력 신호들에 응답하여 상기 차동 출력 신호들을 바이어싱하는 바이어스회로를 구비하는 것을 특징으로 하는 비교회로. And a bias circuit for biasing the differential output signals in response to a second clock signal and the differential input signals. 제 1항에 있어서, 상기 제 1클락신호와 상기 제 2클락신호는 상보적인 신호 인 것을 특징으로 하는 비교회로. The comparison circuit of claim 1, wherein the first clock signal and the second clock signal are complementary signals. 제 1항에 있어서, 상기 제 2클락신호가 활성화되는 경우 상기 차동 출력 신호들은 상기 차동 출력 신호들의 공통 모드 전압 레벨을 갖는 것을 특징으로 하는 비교회로. The comparison circuit of claim 1, wherein the differential output signals have a common mode voltage level of the differential output signals when the second clock signal is activated. 제 1클락신호에 응답하여 차동 입력 신호들을 차동 출력 신호들로 변환하는 단계; Converting the differential input signals into differential output signals in response to the first clock signal; 상기 차동 출력 신호들을 비교하여 그 비교결과들을 출력하는 단계; 및Comparing the differential output signals and outputting comparison results; And 제 2클락신호 및 상기 차동 입력 신호들에 응답하여 상기 차동 출력 신호들을 바이어싱하는 단계를 구비하는 것을 특징으로 하는 신호 비교방법. Biasing the differential output signals in response to a second clock signal and the differential input signals. 제 4항에 있어서, 상기 제 1클락신호와 상기 제 2클락신호는 상보적인 신호인 것을 특징으로 하는 신호 비교방법. The method of claim 4, wherein the first clock signal and the second clock signal are complementary signals. 제 4항에 있어서, 상기 제 2클락신호가 활성화되는 경우 상기 차동 출력 신호들은 상기 차동 출력 신호들의 공통 모드 전압 레벨을 갖는 것을 특징으로 하는 신호 비교 방법.5. The method of claim 4, wherein the differential output signals have a common mode voltage level of the differential output signals when the second clock signal is activated.
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