JP2001094425A - Chopper type comparator and a/d converter employing the same - Google Patents

Chopper type comparator and a/d converter employing the same

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JP2001094425A
JP2001094425A JP26938399A JP26938399A JP2001094425A JP 2001094425 A JP2001094425 A JP 2001094425A JP 26938399 A JP26938399 A JP 26938399A JP 26938399 A JP26938399 A JP 26938399A JP 2001094425 A JP2001094425 A JP 2001094425A
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gate
switch
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input
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Inventor
Akira Nakagawara
明 中川原
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Sony Corp
ソニー株式会社
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Abstract

PROBLEM TO BE SOLVED: To provide a chopper type comparator whose current consumption is reduced, the voltage gain of the linear amplifier of which can be increased and whose detection sensitivity is enhanced and to provide a successive approximation A/D converter employing the chopper type comparator. SOLUTION: Different gate bias voltage VGa and VGb are applied respectively to gates of a PMOS transistor(TR) 11a and an NMOS TR 12a that are connected in series, a switch 15a is closed to apply a reference voltage Vref to a node 9 thereby pre-charging capacitors 13a, 13b. Then a switch 15b is closed to apply an input voltage Vi to the node 9 and to control a gate voltage of the TRs 11a, 12a through the capacitive coupling of the capacitors 13a, 13b and an output voltage Vout of the chopper type comparator 3a is controlled in response to the difference between the input voltage Vi and the reference voltage Vref. Thus, a thorugh-current of the TRs 11a, 12a can be reduced to decrease the power consumption.

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【発明の属する技術分野】本発明は、チョッパ型コンパレータ及びそれを用いた逐次比較型A/Dコンバータに関するものである。 The present invention relates to relates to the chopper comparator and successive approximation type A / D converter using the same.

【0002】 [0002]

【従来の技術】一般に、チョッパ型コンパレータではリニアアンプ(線型増幅回路)の入力側にコンデンサが接続され、このコンデンサには比較対象信号と基準信号を入力するための一対の入力端子がそれぞれスイッチを経て接続され、リニアアンプの入力側と出力側がスイッチにより接続され、入力端子のスイッチとリニアアンプのスイッチのオン/オフを制御することにより入力信号の比較を行う。 In general, in the chopper type comparator capacitor is connected to the input side of the linear amplifier (linear amplifier), a pair of input terminals switch each for inputting a compared signal and the reference signal to the capacitor It is connected via the input and output sides of the linear amplifier is connected by the switch, and compares the input signal by controlling the switch on / off switch and the linear amplifier input terminal.

【0003】チョッパ型コンパレータの一応用例として、特開昭64−57811号公報において従来技術として開示された逐次比較型A/Dコンバータの基本的な構成を図8に示す。 [0003] As one application of the chopper type comparator, the basic construction of the successive approximation type A / D converter disclosed in the prior art in JP-A-64-57811 is shown in Figure 8. 図8に示すように、コンパレータ3 As shown in FIG. 8, the comparator 3
の一方の入力端子にアナログ信号V iが入力され、他方の入力端子にD/Aコンバータ1のアナログ出力V ref One of the analog signal V i is input to the input terminal of the other input terminal D / A converter 1 analog output V ref
が入力される。 It is inputted. コンパレータ3の出力信号は逐次比較用レジスタ及び制御用論理回路2に入力され、逐次比較用レジスタ及び制御用論理回路2からD/Aコンバータ1、出力用のラッチ及びバッファ回路6にそれぞれデジタル信号が出力される。 The output signal of the comparator 3 is input to the successive approximation register and control logic circuit 2, D / A converter 1 sequentially from the comparison register and control logic circuit 2, digital signals to the latch and buffer circuits 6 for output is output. 図8において、7は逐次比較型A/Dコンバータの全体の動作を制御するコントロールレジスタである。 8, 7 is a control register that controls the overall operation of the successive approximation type A / D converter. D/Aコンバータ1はこの例ではアナログスイッチ群4と直列抵抗回路5とから構成されている。 D / In A converter 1 in this example is composed of an analog switch group 4 series resistance circuit 5. ラッチ及びバッファ回路6から入力アナログ信号V Input from the latch and buffer circuits 6 analog signal V
iに応じた変換データD outが出力される。 conversion data D out corresponding to i is output.

【0004】逐次比較用レジスタ及び制御用論理回路2 [0004] successive approximation register and control logic circuit 2
の出力としては、D/Aコンバータ1のアナログ出力V The output of, D / A converter 1 analog output V
refがアナログ入力信号V iと最もレベルの近いデジタル信号が出力される。 ref most levels of near digital signal and the analog input signal V i is output. ここで、A/D変換されるデジタルデータD outのビットの桁数をNと仮定して、この逐次比較型A/Dコンバータの動作を、図9に示すフローチャートを参照しつつ説明する。 Here, the number of digits of bits of the digital data D out to be A / D converted by assuming N, the operation of the successive approximation A / D converter will be described with reference to the flowchart shown in FIG.

【0005】まず、D/Aコンバータ1によって、フルスケールの電圧V fsの半分の電圧(V fs /2)を基準電圧V refとして出力される(ステップS1)。 [0005] First, the D / A converter 1 is outputted half the voltage of the voltage V fs of full scale (V fs / 2) as a reference voltage V ref (step S1). コンパレータ3において、基準電圧V refとアナログ入力信号V The comparator 3, the reference voltage V ref and the analog input signal V
iのレベルが比較される(ステップS2)。 i levels are compared (step S2). 比較の結果、入力信号V iが基準電圧V ref (=V fs /2)より小さい場合には、現在の基準電圧V refに対し、その値の2分の1、即ち(V ref /2=V fs /4)を減算して新しい基準電圧(V fs /4)が設定されると同時に、デジタルデータD outの最上位桁であるD Nに0がセットされる(ステップS4)。 As a result of the comparison, if the input signal V i is the reference voltage V ref (= V fs / 2 ) less than, for the current reference voltage V ref, 1 half of that value, i.e. (V ref / 2 = at the same time V fs / 4) the subtraction to a new reference voltage (V fs / 4) is set, D N 0 is set a most significant digit of the digital data D out (step S4). 逆に、入力信号V iが基準電圧V ref (=V fs /2)より大きい場合には、現在の基準電圧V refに対し、その値の2分の1、即ち(V ref Conversely, if greater than the input signal V i is the reference voltage V ref (= V fs / 2 ) is, for the current reference voltage V ref, 1 half of that value, i.e. (V ref
/2=V fs /4)を加算して新しい基準電圧(3V fs / 2 = V fs / 4) new reference voltage by adding the (3V fs /
4)が設定されると同時に、デジタルデータD outの最上位桁であるD Nに1がセットされる(ステップS 4) at the same time is set, 1 is set to D N is the most significant digit of the digital data D out (Step S
3)。 3). 次に上記得られた新しい基準電圧V refがコンパレータ3に入力され、デジタルデータの桁位置を1減じて、デジタルデータの桁位置が最下位になるまで上述した操作が繰り返して行われる(ステップS5,S6)。 Then the resulting new reference voltage V ref is input to the comparator 3, subtracts 1 digit position of the digital data, the digit position of the digital data is operated as described above until the lowest is repeatedly performed (step S5 , S6).

【0006】上述した逐次比較型A/Dコンバータにおいて、コンパレータ3としては図10に示されるチョッパ型コンパレータが使用される。 [0006] In the successive approximation A / D converter described above, the comparator 3 chopper comparator shown in FIG. 10 is used. 図10において、10 10, 10
はpチャネルMOSトランジスタ(以下、pMOSトランジスタと表記する)11とnチャネルMOSトランジスタ(以下、nMOSトランジスタと表記する)12からなるリニアアンプであり、図示のように、pMOSトランジスタ11とnMOSトランジスタ12が、正側電源電圧V CCの供給線と負側電源電圧(または共通電位) p-channel MOS transistor (hereinafter, referred to as pMOS transistors) 11 and n-channel MOS transistor is a linear amplifier consisting of (hereinafter, nMOS transistor and hereinafter) 12, as shown, the pMOS transistor 11 and nMOS transistor 12 , supply line and the negative power supply voltage of the positive supply voltage V CC (or common potential)
SSの供給線との間に直列に接続されて構成される。 Constructed are connected in series between a supply line of the V SS.

【0007】リニアアンプ10の出力端子18と入力端子17の間にはスイッチ19が接続され、入力端子17 [0007] Switch 19 is provided between the output terminal 18 and the input terminal 17 of the linear amplifier 10 is connected to the input terminal 17
とキャパシタ13の一方の電極が接続され、キャパシタ13の他方の電極はスイッチ15aを介して基準電圧V One electrode is connected to the capacitor 13, the reference voltage V other electrode of the capacitor 13 through the switch 15a
refが入力される端子16aに接続されるとともに、スイッチ15bを介してアナログ信号V iが入力される端子16bに接続される。 with ref are connected to a terminal 16a to be inputted, it is connected to the terminal 16b of the analog signal V i is inputted through the switch 15b.

【0008】図10に示すチョッパ型コンパレータのスイッチ15a,15b及び19は図11に示すタイミングでそれぞれオン/オフする。 [0008] chopper comparator switch 15a shown in FIG. 10, 15b and 19 are respectively turned on / off at the timing shown in FIG. 11. なお、ここで、スイッチ15a,15b及び19のオン/オフ制御は、図8に示す逐次比較用レジスタ及び制御用論理回路2によって行われる。 In this case, the switch 15a, the on / off control of 15b and 19 is carried out by successive approximation register and control logic circuit 2 shown in FIG.

【0009】ここで、リニアアンプ10の入力電圧をV [0009] In this case, the input voltage of the linear amplifier 10 V
in 、出力電圧をV outとすると、リニアアンプ10は、 in, and the output voltage and V out, linear amplifier 10,
図12に示す入出力伝達特性を有する。 Having input and output transmission characteristics shown in FIG. 12. 以下、スイッチ15a,15b及び19のオン/オフ動作を中心に、図12の入出力伝達特性を参照しつつ、このチョッパ型コンパレータの動作を説明する。 Hereinafter, mainly the switch 15a, 15b and 19 of the ON / OFF operation, with reference to the input-output transfer characteristics of FIG. 12, the operation of the chopper type comparator. まず、スイッチ15a, First, the switch 15a,
19が導通し、スイッチ15bが開放する状態に制御される。 19 is conductive, being controlled in a state where the switch 15b is opened. スイッチ15aが導通するので、キャパシタ13 The switch 15a is conducting, the capacitor 13
の他方の電極の電位が基準電圧V refに設定される。 The potential of the other electrode is set to the reference voltage V ref. また、スイッチ19が導通するので、リニアアンプ10の動作点が当該リニアアンプの入力電圧V inと出力電圧V Further, since the switch 19 is rendered conductive, the input voltage V in and the output voltage V of the operating point of the linear amplifier 10 is the linear amplifier
outが等しくなるところ、即ち、図に示す動作点oに設定される。 When out is equal, i.e., it is set to an operating point o shown in FIG. この動作点oにおいて、リニアアンプ10の入力電圧a及び出力電圧bはともに電源電圧V CCと共通電位V SSとの中間値V CC /2に保持される(共通電位V In this operating point o, the input voltage a and the output voltage b of the linear amplifier 10 are both held at an intermediate value V CC / 2 between the power supply voltage V CC and the common potential V SS (the common potential V
SSを0Vとする)。 And 0V the SS).

【0010】次いで、スイッチ15a,19が開放し、 [0010] Then, the switch 15a, 19 is opened,
スイッチ15bが導通するように制御される。 It is controlled so that the switch 15b is turned on. これにより、アナログ入力電圧V iが基準電圧V refより小さいかまたは大きいかに応じて、キャパシタ13の容量結合によって、リニアアンプ10の動作点が図12に示すo Thus, depending on whether the analog input voltage V i is the reference voltage V ref is less than or greater, by capacitive coupling of the capacitor 13, o the operating point of the linear amplifier 10 is shown in FIG. 12
1またはo2の何れかに設定される。 It is set to either 1 or o2. 例えば、(V i <V For example, (V i <V
ref )の場合、リニアアンプが動作点o1に設定される。 For ref), the linear amplifier is set to the operating point o1. このとき、入力電圧V inが最初に設定した動作点o In this case, the operating point o the input voltage V in is initially set
に対応する電圧aより低い電圧a1となり、出力電圧がb1となる。 Low voltage a1 becomes than the voltage a corresponding to the output voltage is b1. 逆に(V i >V ref )の場合、リニアアンプが動作点o2に設定される。 If the opposite (V i> V ref), a linear amplifier is set to the operating point o2. このとき、入力電圧V in At this time, the input voltage V in
が最初に設定した動作点oに対応する電圧aより高い電圧a2となり、出力電圧がb2となる。 There first high voltage a2 becomes the voltage a corresponding to the operating point o set, the output voltage becomes b2. この結果、リニアアンプの出力電圧V outはアナログ入力電圧V iが基準信号V refより小さいかまたは大きいかに応じてb1 As a result, the output voltage V out of the linear amplifier according to whether the analog input voltage V i is to or greater reference signal V ref is smaller than b1
或いはb2に設定され、当該出力電圧V outに応じてアナログ入力電圧V iと基準電圧V refとを比較することができる。 Or is set to b2, it is possible to compare the analog input voltage V i and the reference voltage V ref in response to the output voltage V out.

【0011】 [0011]

【発明が解決しようとする課題】しかしながら、上述した従来のチョッパ型コンパレータでは、まず第1の課題として、比較電圧V refの入力とき及びスタンバイ時に、リニアアンプに流れる電流が最も大きくなり、このため消費電流が大きいという不利益がある。 [SUMMARY OF THE INVENTION However, the conventional chopper comparator described above, As a first problem, when the input time and standby of the comparison voltage V ref, greatest current flowing to the linear amplifier, the order there is the disadvantage that the current consumption is large. 上述したように、比較電圧V refが入力されるとき及びスタンバイのとき、リニアアンプの入出力端子がともに電源電圧V As described above, the comparison voltage when the time and standby V ref is input, the linear amplifier input and output terminals are both supply voltage V
CCの中間点V CC /2に保持される。 It is held in midpoint V CC / 2 of the CC. このとき、トランジスタ11と12に大きな貫通電流が流れるので、消費電力の増加を招く不利益が生じる。 At this time, since the draw large through current to the transistors 11 and 12, arises disadvantage of causing an increase in power consumption. そして、第2の課題として、電源電圧が大きい場合に図12に示される入出力伝達特性において、入力電圧V inの変動幅に対する出力電圧V outの変動幅が相対的に小さくなる。 Then, as the second problem, the input-output transfer characteristic shown in Figure 12 when the power supply voltage is large, the variation width of the output voltage V out with respect to the variation width of the input voltage V in is relatively small. 図12において、比較のために電源電圧V CCより小さいV CC1の場合の入出力伝達特性を合わせて示している。 12 shows the combined output transfer characteristic in the case of the power supply voltage V CC is less than V CC1 for comparison. 図示のように、電源電圧がV CC1のとき、入出力特性の勾配が大きく、リニアアンプの電圧利得が電源電圧V CCの場合より大きい。 Greater As shown, when the power supply voltage is V CC1, large gradients of the input and output characteristics, when the voltage gain of the linear amplifier of the power supply voltage V CC. 即ち、リニアアンプに供給される電源電圧V CC That is, the power supply voltage V CC is supplied to the linear amplifier
が大きくなると、その電圧利得が小さくなり、これによってコンパレータの検出感度が低下するという不利益が生じる。 If larger, the voltage gain becomes small, whereby occurs a disadvantage that the detection sensitivity of the comparator is lowered.

【0012】本発明は、かかる実情に鑑み、リニアアンプの消費電流を小さくするとともに、電源電圧が広い範囲においてリニアアンプの電圧利得を大きくでき、大きな検出感度が得られるチョッパ型コンパレータ及びそれを用いた逐次比較型A/Dコンバータを提供することを目的とする。 [0012] The present invention has been made in view of the above circumstances, use as well as reduce the current consumption of the linear amplifier, can increase the voltage gain of the linear amplifier in the power supply voltage is a wide range, large chopper comparator detection sensitivity is obtained and it and to provide a successive approximation type a / D converter had.

【0013】 [0013]

【課題を解決するための手段】上記目的を達成するために、本発明のチョッパ型コンパレータは、入力信号と基準信号とを比較するチョッパ型コンパレータであって、 To achieve the above object, according to the Invention The chopper type comparator of the present invention is a chopper type comparator for comparing the input signal and the reference signal,
電源電位と基準電位との間に直列接続されている第1のpチャネルトランジスタと第1のnチャネルトランジスタと、上記第1のpチャネルトランジスタのゲートと入力ノード間に接続されている第1のキャパシタと、上記第1のnチャネルトランジスタのゲートと上記入力ノード間に接続されている第2のキャパシタと、上記基準信号が入力される第1の入力端子と上記入力ノード間に接続されている第1のスイッチと、上記入力信号が入力される第2の入力端子と上記入力ノード間に接続されている第2のスイッチと、上記第1のpチャネルトランジスタのゲートに印加する第1のゲートバイアス電圧及び上記第1のnチャネルトランジスタのゲートに印加する第2のゲートバイアス電圧を生成するゲートバイアス電圧生成回路と、上記 Power supply potential and the first p-channel transistor connected in series between a reference potential and a first n-channel transistor, a first that is connected between the gate and the input node of said first p-channel transistor a capacitor, is connected between the second capacitor connected between the gate and the input node of the first n-channel transistor, a first input terminal and the input node of the reference signal is input a first switch, a second switch connected between the second input terminal and the input node of the input signal is inputted, the first gate to be applied to the gate of said first p-channel transistor a gate bias voltage generation circuit for generating the bias voltage and the second gate bias voltage applied to the gate of the first n-channel transistor, the 1のスイッチをオンさせ、上記第1 1 of the switch is turned on, the first
及び第2のゲートバイアス電圧をそれぞれ上記第1のp And said second gate bias voltages, respectively first p
チャネルトランジスタのゲート及び第1のnチャネルトランジスタのゲートに印加し、上記第1及び第2のキャパシタをプリチャージしたあと、上記第1及び第2のゲートバイアス電圧の印加を停止させ、上記第1のスイッチをオフさせ、上記第2のスイッチをオンさせ、上記第1及び第2のキャパシタの容量結合によって、上記入力信号と上記基準信号との差分に応じた信号を上記第1のpチャネルトランジスタ及び第1のnチャネルトランジスタのゲートに印加する制御回路とを有する。 It is applied to the gate of the gate and the first n-channel transistor of the channel transistor, after precharging the first and second capacitors, to stop the application of the first and second gate bias voltages, the first It turns off the switch, the second switch is turned on, the by capacitive coupling of the first and second capacitors, the input signal and the reference signal and the difference signal to said first p-channel transistor in accordance with the and a control circuit for applying to the gate of the first n-channel transistor.

【0014】また、本発明のチョッパ型コンパレータは、電源電位と基準電位との間に直列接続されている第1のpチャネルトランジスタと第1のnチャネルトランジスタと、上記第1のpチャネルトランジスタのゲートと入力ノード間に接続されている第1のキャパシタと、 Further, the chopper type comparator of the present invention includes a first p-channel transistor and the first n-channel transistor connected in series between the power supply potential and a reference potential, of the first p-channel transistor a first capacitor connected between the gate and the input node,
上記第1のnチャネルトランジスタのゲートと上記入力ノード間に接続されている第2のキャパシタと、上記基準信号が入力される第1の入力端子と上記入力ノード間に接続されている第1のスイッチと、上記入力信号が入力される第2の入力端子と上記入力ノード間に接続されている第2のスイッチと、上記第1のpチャネルトランジスタのゲートに印加する第1のゲートバイアス電圧及び上記第1のnチャネルトランジスタのゲートに印加する第2のゲートバイアス電圧を生成するゲートバイアス電圧生成回路と、上記電源電位と上記基準電位との間に直列接続されている第2のpチャネルトランジスタ及び第2のnチャネルトランジスタと、一方の電極が上記第1のpチャネルトランジスタと第1のnチャネルトランジスタとの接続中 The second capacitor connected between the gate and the input node of the first n-channel transistor, a first that is connected between the first input terminal and the input node of the reference signal is input a switch, a second switch connected between the second input terminal and the input node of the input signal is inputted, the first gate bias voltage applied to the gate of said first p-channel transistor and second p-channel transistors connected in series between the gate bias voltage generation circuit for generating a second gate bias voltage applied to the gate of the first n-channel transistor, and the power supply potential and the reference potential and a second n-channel transistor, while connecting one electrode with the first p-channel transistor and the first n-channel transistor に接続され、他方の電極が上記第2 It is connected to, the other electrode the second
のpチャネルトランジスタと第2のnチャネルトランジスタのゲート同士の接続点に接続されている第3のキャパシタと、一方の端子が上記第2のpチャネルトランジスタと第2のnチャネルトランジスタのゲート同士の接続点に接続され、他方の端子が上記第2のpチャネルトランジスタと第2のnチャネルトランジスタの接続中点に接続されている第3のスイッチと、上記第1のスイッチをオンさせ、上記第1及び第2のゲートバイアス電圧をそれぞれ上記第1のpチャネルトランジスタのゲート及び第1のnチャネルトランジスタのゲートに印加し、 p-channel transistor and a third capacitor connected to the connection point of the gates of the second n-channel transistor, one terminal of the gates of the second p-channel transistor and a second n-channel transistor is connected to the connection point, it is turned on and the third switch and the other terminal is connected to a connection midpoint of the second p-channel transistor and a second n-channel transistor, the first switch, the first 1 and second gate bias voltages respectively applied to the gates of the gate and the first n-channel transistor of the first p-channel transistor,
上記第1及び第2のキャパシタをプリチャージし、さらに上記第3のスイッチをオンさせ、上記第3のキャパシタをプリチャージしたあと、上記第1及び第2のゲートバイアス電圧の印加を停止させ、上記第1及び第3のスイッチをオフさせ、上記第2のスイッチをオンさせ、上記第1及び第2のキャパシタの容量結合によって、上記入力信号と上記基準信号との差分に応じた信号を上記第1のpチャネルトランジスタ及び第1のnチャネルトランジスタのゲートに印加する制御回路とを有する。 Said first and second capacitors precharged, further turns on the third switch, after precharging the third capacitor, to stop the application of the first and second gate bias voltages, turns off the first and third switch turns on the second switch, the by capacitive coupling of the first and second capacitors, the signal corresponding to the difference between the input signal and the reference signal and a control circuit for applying to the gate of the first p-channel transistor and a first n-channel transistor.

【0015】また、本発明のチョッパ型コンパレータは、電源電位と基準電位との間に直列接続されている第1のpチャネルトランジスタと第1のnチャネルトランジスタと、上記第1のpチャネルトランジスタのゲートと入力ノード間に接続されている第1のキャパシタと、 Further, the chopper type comparator of the present invention includes a first p-channel transistor and the first n-channel transistor connected in series between the power supply potential and a reference potential, of the first p-channel transistor a first capacitor connected between the gate and the input node,
上記第1のnチャネルトランジスタのゲートと上記入力ノード間に接続されている第2のキャパシタと、上記基準信号が入力される第1の入力端子と上記入力ノード間に接続されている第1のスイッチと、上記入力信号が入力される第2の入力端子と上記入力ノード間に接続されている第2のスイッチと、上記第1のpチャネルトランジスタのゲートに印加する第1のゲートバイアス電圧及び上記第1のnチャネルトランジスタのゲートに印加する第2のゲートバイアス電圧を生成するゲートバイアス電圧生成回路と、ゲート同士が接続され、当該接続点が上記第1のpチャネルトランジスタと上記第1のnチャネルトランジスタとの接続中点に接続され、上記電源電位と上記基準電位との間に直列接続されている第2のp The second capacitor connected between the gate and the input node of the first n-channel transistor, a first that is connected between the first input terminal and the input node of the reference signal is input a switch, a second switch connected between the second input terminal and the input node of the input signal is inputted, the first gate bias voltage applied to the gate of said first p-channel transistor and a gate bias voltage generation circuit for generating a second gate bias voltage applied to the gate of the first n-channel transistor, gates are connected, the connection point of said first p-channel transistor and the first It is connected to a connection point between the n-channel transistor, a second p which are serially connected between the power supply potential and the reference potential
チャネルトランジスタ及び第2のnチャネルトランジスタと、上記第1のスイッチをオンさせ、上記第1及び第2のゲートバイアス電圧をそれぞれ上記第1のpチャネルトランジスタのゲート及び第1のnチャネルトランジスタのゲートに印加し、上記第1及び第2のキャパシタをプリチャージしたあと、上記第1及び第2のゲートバイアス電圧の印加を停止させ、上記第1のスイッチをオフさせ、上記第2のスイッチをオンさせ、上記第1及び第2のキャパシタの容量結合によって、上記入力信号と上記基準信号との差分に応じた信号を上記第1のpチャネルトランジスタ及び第1のnチャネルトランジスタのゲートに印加する制御回路とを有する。 Channel transistor and a second n-channel transistor, the first switch is turned on, the gate of the gate and the first n-channel transistor of the respective said first and second gate bias voltages first p-channel transistor is applied to, after precharging the first and second capacitors, to stop the application of the first and second gate bias voltages, to turn off the first switch, turn on the second switch It is allowed, by capacitive coupling of the first and second capacitors, a control of applying a signal corresponding to the difference between the input signal and the reference signal to the gate of the first p-channel transistor and a first n-channel transistor and a circuit.

【0016】また、本発明では、好適には、上記ゲートバイアス電圧生成回路は、上記電源電位よりほぼ上記第1のpチャネルトランジスタのしきい値電圧の絶対値分低い電圧を上記第1のバイアス電圧として生成し、上記基準電位よりほぼ上記第1のnチャネルトランジスタのしきい値電圧分高い電圧を上記第2のバイアス電圧として生成する。 [0016] In the present invention, preferably, the gate bias voltage generation circuit, absolute value of a low voltage to the first bias of the threshold voltage of approximately the first p-channel transistor from the power supply potential It generated as a voltage, to produce a threshold voltage increased by a voltage substantially above the first n-channel transistor than the reference potential as said second bias voltage.

【0017】さらに、本発明のA/Dコンバータは、入力信号の電圧に応じて、N(Nは自然数)ビットのディジタル信号を出力するA/Dコンバータであって、入力されるディジタル信号をアナログ信号に変換するD/A Furthermore, the A / D converter of the present invention, depending on the voltage of the input signal, N (N is a natural number) a A / D converter for outputting a digital signal of bits, analog and digital signal input D / a converting the signal
コンバータと、上記D/Aコンバータの出力信号と上記入力信号とを比較するチョッパ型コンパレータと、上記チョッパ型コンパレータの出力信号に応じて、上記Nビットのディジタル信号の最上位ビットから最下位ビットまで順次決定し、当該Nビットのディジタル信号を上記D/Aコンバータに出力するビット決定回路とを有し、 A converter, a chopper type comparator for comparing the output signal and the input signal of the D / A converter, in accordance with the output signal of the chopper type comparator, from the most significant bit of the digital signal of the N bit to least significant bit sequentially determining the digital signals of the N bits and a bit determination circuit for outputting to the D / a converter,
上記チョッパ型コンパレータは、電源電位と基準電位との間に直列接続されている第1のpチャネルトランジスタと第1のnチャネルトランジスタと、上記第1のpチャネルトランジスタのゲートと入力ノード間に接続されている第1のキャパシタと、上記第1のnチャネルトランジスタのゲートと上記入力ノード間に接続されている第2のキャパシタと、上記基準信号が入力される第1の入力端子と上記入力ノード間に接続されている第1のスイッチと、上記入力信号が入力される第2の入力端子と上記入力ノード間に接続されている第2のスイッチと、 The chopper type comparator, connected to the first p-channel transistor and the first n-channel transistor connected in series between the power supply potential and the reference potential, between the gate and the input node of said first p-channel transistor a first capacitor that is, a second capacitor connected between the gate and the input node of said first n-channel transistor, a first input terminal and the input node of the reference signal is input a first switch connected between a second switch connected between the second input terminal and the input node of the input signal is input,
上記第1のpチャネルトランジスタのゲートに印加する第1のゲートバイアス電圧及び上記第1のnチャネルトランジスタのゲートに印加する第2のゲートバイアス電圧を生成するゲートバイアス電圧生成回路と、上記第1 A gate bias voltage generation circuit for generating a second gate bias voltage applied to the gate of the first gate bias voltage and said first n-channel transistor is applied to the gate of said first p-channel transistor, the first
のスイッチをオンさせ、上記第1及び第2のゲートバイアス電圧をそれぞれ上記第1のpチャネルトランジスタのゲート及び第1のnチャネルトランジスタのゲートに印加し、上記第1及び第2のキャパシタをプリチャージしたあと、上記第1及び第2のゲートバイアス電圧の印加を停止させ、上記第1のスイッチをオフさせ、上記第2のスイッチをオンさせ、上記入力信号を上記第1及び第2のキャパシタの容量結合によって上記第1のpチャネルトランジスタ及び第1のnチャネルトランジスタのゲートに印加する制御回路とを有する。 To turn on the switch, the first and second gate bias voltages respectively applied to the gates of the gate and the first n-channel transistor of the first p-channel transistor, the pre said first and second capacitors after charging, the application of the first and second gate bias voltages is stopped, the first switch is turned off, the second switch is turned on, the said input signal first and second capacitors and a control circuit for applying to the gate of said first p-channel transistor and a first n-channel transistor by the capacitive coupling.

【0018】本発明のチョッパ型コンパレータによれば、第1のpチャネルトランジスタと第1のnチャネルトランジスタによってリニアアンプが構成され、当該リニアアンプにおいて、それぞれのトランジスタのゲートバイアス電圧が電源電圧の値にかかわらず、ゲートバイアス電圧生成回路によってそれぞれ独立に設定される。 According to the chopper type comparator of the present invention, the linear amplifier by a first p-channel transistor and the first n-channel transistor is formed, in the linear amplifier, the value of the gate bias voltage is the supply voltage of the respective transistors regardless, they are set independently by the gate bias voltage generation circuit.
例えば、第1のpチャネルトランジスタのゲートバイアス電圧が電源電位より当該pチャネルトランジスタのしきい値電圧の絶対値分低い電圧、またはこれよりわずか低い電圧に設定され、第1のnチャネルトランジスタのゲートバイアス電圧が基準電位よりnチャネルトランジスタのしきい値電圧分高い電圧、またはこれよりわずか高い電圧に設定される。 For example, is set to absolute value of a voltage lower or slightly lower voltage than this, the threshold voltage of the p-channel transistor from the gate bias voltage power supply potential of the first p-channel transistor, a gate of the first n-channel transistor bias voltage is set to the threshold voltage of a high voltage or a slightly higher voltage than this, the n-channel transistor than the reference potential. これによって、第1及び第2のキャパシタがプリチャージされるとき、第1のpチャネルトランジスタ及びnチャネルトランジスタを流れる貫通電流を小さく抑制でき、消費電力の低減を実現できるほか、リニアアンプの電圧利得を電源電圧に依存せず、 Thus, when the first and second capacitors are precharged, a through current flowing through the first p-channel transistor and the n-channel transistor can be kept small, well that can achieve reduction in power consumption, the voltage gain of the linear amplifier the does not depend on the power supply voltage,
常に大きく保持でき、チョッパ型コンパレータの検出感度を改善できる。 Always greater can hold, it can improve the detection sensitivity of the chopper type comparator.

【0019】 [0019]

【発明の実施の形態】以下、本発明の実施の形態を図面を参照しつつ説明する。 BEST MODE FOR CARRYING OUT THE INVENTION Hereinafter, an embodiment of the present invention with reference to accompanying drawings. 第1実施形態図1は発明に係るチョッパ型コンパレータの第1の実施形態を示す回路図である。 First Embodiment FIG. 1 is a circuit diagram showing a first embodiment of a chopper type comparator according to the invention. 図示のように、本実施形態のチョッパ型コンパレータ3aにおいて、11aと12a As shown, in the chopper type comparator 3a of the present embodiment, 11a and 12a
はそれぞれリニアアンプ10aを構成するpMOSトランジスタ及びnMOSトランジスタであり、13aと1 Each is a pMOS transistor and an nMOS transistor constituting the linear amplifier 10a, 13a and 1
3bはキャパシタ、14aと14bはそれぞれトランジスタ11aと12aのゲートバイアス電圧を供給するゲートバイアス回路、15a,15b,19a,19bはスイッチ、16aは基準電圧V refが入力される入力端子、16bはアナログ信号V iが入力される入力端子、 3b is a capacitor, an input terminal gate bias circuit for supplying a gate bias voltage of each of 14a and 14b transistors 11a and 12a, 15a, 15b, 19a, 19b are switches, 16a is the reference voltage V ref is inputted, 16b analog input terminal to which a signal V i is inputted,
18はチョッパ型コンパレータ3aの出力端子をそれぞれ表す。 18 respectively represent the output terminals of the chopper type comparator 3a.

【0020】なお、本実施形態のチョッパ型コンパレータ3aは、例えば、図8に示すA/Dコンバータに適用することができる。 [0020] Incidentally, a chopper type comparator 3a of the present embodiment, for example, can be applied to the A / D converter shown in FIG. この場合、チョッパ型コンパレータ3aのスイッチ15a,15b,19a,19bは、それぞれA/Dコンバータの逐次比較用レジスタ及び制御用論理回路2によって制御される。 In this case, the switch 15a, 15b, 19a, 19b of the chopper type comparator 3a is controlled sequentially by the comparison register and control logic circuit 2 of each A / D converter. 以下、図1を参照しつつ、本実施形態のチョッパ型コンパレータ3aの構成について説明する。 Hereinafter, with reference to FIG. 1, the configuration of the chopper comparator 3a of the present embodiment.

【0021】チョッパ型コンパレータ3aにおいて、ゲートバイアス回路14a,14bによって、pMOSトランジスタ11aとnMOSトランジスタ12aのゲートにそれぞれ異なるゲートバイアス電圧VG aとVG b [0021] In the chopper type comparator 3a, the gate bias circuit 14a, by 14b, the gate bias voltage different to the gates of the pMOS transistor 11a and the nMOS transistor 12a VG a and VG b
が印加される。 There is applied. リニアアンプ10aにおいて、pMOS In linear amplifiers 10a, pMOS
トランジスタ11aとnMOSトランジスタ12aが、 Transistor 11a and the nMOS transistor 12a is,
正側電源電圧V CCの供給線と負側電源電圧(共通電位) Supply line and the negative power source voltage of the positive supply voltage V CC (common potential)
SSの供給線の間に直列に接続されている。 It is connected in series between the supply line of the V SS. pMOSトランジスタ11aのゲートがスイッチ19aを介してゲートバイアス回路14aに接続されるとともに、その接続点17aがキャパシタ13aの一方の電極に接続されている。 Together with the gate of the pMOS transistor 11a is connected to a gate bias circuit 14a via the switch 19a, the connection point 17a is connected to one electrode of the capacitor 13a. nMOSトランジスタ12aのゲートがスイッチ19bを介してゲートバイアス回路14bに接続されるととも、その接続点17bがキャパシタ13bの一方の電極に接続されている。 With the gate of the nMOS transistor 12a is connected to a gate bias circuit 14b through the switch 19b, and the connection point 17b is connected to one electrode of the capacitor 13b. 以下の説明では、接続点17 In the following description, the connection point 17
a及び17bをそれぞれノード17a及びノード17b A and 17b, respectively node 17a and node 17b
と表記する。 Referred to as. キャパシタ13aおよび13bの他方の電極はノード9に共通に接続され、ノード9はスイッチ1 The other electrode of the capacitor 13a and 13b are connected in common to node 9, node 9 switch 1
5aを介して基準電圧V refが入力される端子16aに接続されるとともに、スイッチ15bを介してアナログ入力電圧V iが入力される端子16bに接続される。 With the reference voltage V ref is connected to the terminal 16a that is input via the 5a, is connected to the terminal 16b of the analog input voltage V i is inputted through the switch 15b.

【0022】図2は、ゲートバイアス回路14a,14 FIG. 2, the gate bias circuit 14a, 14
bの一構成例を示している。 It shows an example of the configuration of a b. なお、図2に示すように、 Incidentally, as shown in FIG. 2,
ここで、ゲートバイアス回路14a及び14bは、一つの回路によって構成されている。 Here, the gate bias circuit 14a and 14b is constituted by one circuit. 以下、このゲートバイアス回路に符号14を付して表記する。 Hereinafter referred to by reference numeral 14 in the gate bias circuit.

【0023】図2に示すように、ゲートバイアス回路1 As shown in FIG. 2, the gate bias circuit 1
4は、スイッチ19c、pMOSトランジスタ30,3 4, switch 19c, pMOS transistor 30,3
1,32及びnMOSトランジスタ33,34,35, 1, 32 and nMOS transistor 33, 34, 35,
36によって構成されている。 It is constituted by 36. トランジスタ30,33 Transistor 30, 33
及び34が電源電圧V CCの供給線と共通電位V SSとの間に直列接続されている。 It is serially connected between and 34 and the supply line of the power supply voltage V CC and the common potential V SS. トランジスタ30のゲートにバイアス電圧V bsが印加され、トランジスタ33と34 Bias voltage V bs is applied to the gate of the transistor 30, transistor 33 and 34
は、それぞれドレインとゲートが接続され、いわゆるダイオード接続になっている。 The drain and gate connected, respectively, are so-called diode connection. トランジスタ31,32, Transistors 31 and 32,
35及び36が電源電圧V CCの供給線と共通電位V SSとの間に直列接続されている。 Connected in series between the 35 and 36 with the supply line of the power supply voltage V CC and the common potential V SS. トランジスタ31がダイオードされ、そのゲートとドレインの接続点38がスイッチ19aの一方の端子に接続され、スイッチ19aの他方の端子が図1のノード17aに接続されている。 Transistor 31 is diode connection point 38 of the gate and drain connected to one terminal of the switch 19a, the other terminal of the switch 19a is connected to the node 17a in Figure 1. トランジスタ36がダイオード接続され、そのゲートとドレインとの接続点39がスイッチ19bの一方の端子に接続され、スイッチ19bの他方の端子が図1のノード1 Transistor 36 is diode-connected, the connection point 39 between the gate and the drain connected to one terminal of the switch 19b, the other terminal of the switch 19b is 1 Node 1
7bに接続されている。 It is connected to 7b.

【0024】トランジスタ32のゲートは、スイッチ1 [0024] The gate of the transistor 32, switch 1
9cに接続され、電源電圧V CCまたは共通電位V SSの何れかにバイアスされる。 Connected to 9c, it is biased to either the power supply voltage V CC or a common potential V SS. トランジスタ35のゲートがダイオード接続されているトランジスタ33のゲートとドレインの接続点37に接続されている。 The gate of the transistor 35 is connected to the gate and the drain connection point 37 of the transistor 33 is diode-connected.

【0025】トランジスタ30のゲートに印加されるゲートバイアス電圧V bsは、例えば、電源電圧V CCより、 The gate bias voltage V bs applied to the gate of the transistor 30, for example, than the power supply voltage V CC,
トランジスタ30のしきい値電圧V thpだけ低い電圧(V CC −V thp )、またはこれよりわずかに低い電圧である。 Threshold voltage V thp only low voltage of the transistor 30 (V CC -V thp), or than this is slightly lower voltage. これによって、トランジスタ30は、ダイオード接続されているトランジスタ33と34に電流i pを供給する。 Thus, the transistor 30 supplies a current i p in the transistors 33 and 34 which are diode-connected. なお、ここで、トランジスタ30のゲートを共通電位V SSに保持しても、電流i pを供給できる、または、トランジスタ30の代わりに、ポリシリコン抵抗素子或いは不純物拡散抵抗などで構成した抵抗素子を用いてもよい。 In this case, even when holding the gate of transistor 30 to the common potential V SS, capable of supplying a current i p, or, instead of the transistor 30, a resistance element which is constituted by a polysilicon resistor element or impurity diffusion resistors it may be used. ただし、ダイオード33,34に供給される電流i pの電源電圧依存性を抑制するため、電源電圧V However, in order to suppress the power supply voltage dependence of the current i p supplied to the diode 33, the power supply voltage V
CCに応じて設定したバイアス電圧V bsをトランジスタ3 The bias voltage V bs is set in accordance with the CC transistor 3
0のゲートに供給することが望ましい。 It is desirable to provide a zero gate.

【0026】このように構成されているゲートバイアス回路14において、例えば、トランジスタ33,34, [0026] In the gate bias circuit 14 configured in this manner, for example, transistors 33 and 34,
35及び36のしきい値電圧をともにV thnとすると、 When both the V thn the threshold voltages of 35 and 36,
トランジスタ30により、わずかな電流i pがダイオード接続されたトランジスタ33と34に供給されたとき、ノード37、即ちトランジスタ35のゲート電圧は、2V thnよりわずか高くなる。 The transistor 30, when a small current i p is supplied to the diode-connected transistor 33 and 34, node 37, i.e., the gate voltage of the transistor 35 becomes slightly higher than 2V thn. スイッチ19cが電源電圧V CC側に接続されているとき、トランジスタ32 When the switch 19c is connected to the power supply voltage V CC side, the transistor 32
が非導通状態にあり、トランジスタ31,32,35及び36を流れる電流を遮断でき、消費電流の低減が図れる。 There is in non-conducting state, can interrupt a current flowing through the transistors 31, 32, 35 and 36, can be reduced in current consumption. スイッチ19cが共通電位V SS側に接続されているとき、トランジスタ32がオンし、ノード38が及び3 When the switch 19c is connected to the common potential V SS side, the transistor 32 is turned on, node 38 is and 3
9の電圧VG aとVG bがそれぞれ次式によって求められる。 Voltage VG a and VG b 9 are respectively determined by the following equation.

【0027】 [0027]

【数1】 VG a =V CC −|V thp |−ΔV p …(1) [Number 1] VG a = V CC - | V thp | -ΔV p ... (1)

【0028】 [0028]

【数2】 VG b =V SS +V thn +ΔV n …(2) [Number 2] VG b = V SS + V thn + ΔV n ... (2)

【0029】式(1)と(2)において、ΔV p及びΔ [0029] Equation (1) and in (2), [Delta] V p and Δ
nは、トランジスタ30により供給される電流i pに依存する電圧であり、例えば、それぞれpMOSトランジスタ31及びnMOSトランジスタ36のしきい値電圧V thp ,V thnより小さい電圧である。 V n is a voltage dependent on the current i p supplied by the transistor 30, for example, a threshold voltage V thp, V thn smaller voltages of the pMOS transistor 31 and nMOS transistor 36.

【0030】上述したゲートバイアス回路14によって、式(1)及び(2)に示すゲートバイアス電圧VG [0030] by the gate bias circuit 14 described above, the gate bias voltage VG shown in equation (1) and (2)
a及びVG bが生成される。 a and VG b is generated. スイッチ19a及び19b Switches 19a and 19b
がオンするとき、これらのゲートバイアス電圧がそれぞれ図1に示すリニアアンプ10aのトランジスタ11a There When turned on, the transistor 11a of the linear amplifier 10a which these gate bias voltage is shown in FIG. 1, respectively
及び12aのゲートに印加される。 And to the gate of 12a. また、ゲートバイアス電圧の供給を停止しているとき、即ち、スイッチ19 Further, when stopping the supply of the gate bias voltage, i.e., the switch 19
a及び19bがオフ状態にあるとき、スイッチ19cを電源電圧V CC側に切り換えることによって、トランジスタ32をオフさせることができ、トランジスタ31,3 When a and 19b are in the OFF state, by switching the switch 19c to the power supply voltage V CC side, it is possible to turn off the transistor 32, the transistor 31,3
2,35及び36を流れる電流を遮断でき、消費電力の節約が図れる。 It can interrupt a current flowing through the 2,35 and 36, thereby saving power consumption.

【0031】図3は、ゲートバイアス電圧VG a及びV [0031] Figure 3, the gate bias voltage VG a and V
bがそれぞれのゲートに印加されるトランジスタ11 Transistor 11 G b are applied to the gates
aと12aのゲート電圧V gとドレイン−ソース間電流I dsとの関係を示すグラフである。 The gate voltage V g and the drain of a and 12a - is a graph showing the relationship between the source current I ds. 図3の曲線A及びB Figure 3 curves A and B
は、それぞれトランジスタ11aと12aに対応している。 They are respectively correspond to the transistors 11a and 12a. 図示のように、トランジスタ11aと12aのゲートにそれぞれゲートバイアス電圧VG aとVG bが印加されたとき、これらのトランジスタのドレイン−ソース間電流I dsが小さく保持される。 As shown, when the gate bias voltages to the gates of the transistors 11a and 12a VG a and VG b is applied, the drain of these transistors - source current I ds is kept small. そして、トランジスタ11aに印加されるゲート電圧V gが上昇すると、そのドレイン−ソース間電流が減少し、逆に、トランジスタ11aに印加されるゲート電圧V gが降下すると、そのドレイン−ゲート間電流が増加する。 When the gate voltage V g applied to the transistor 11a rises, the drain - source current decreases, conversely, the gate voltage V g applied to the transistor 11a is lowered, the drain - inter-gate current To increase. 一方、トランジスタ12aに印加されるゲート電圧V gが上昇すると、そのドレイン−ソース間電流が増加し、逆に、トランジスタ12aに印加されるゲート電圧V gが降下すると、そのドレイン−ゲート間電流が減少する。 On the other hand, when the gate voltage V g applied to the transistor 12a rises, the drain - source current is increased, conversely, the gate voltage V g applied to the transistor 12a is lowered, the drain - inter-gate current Decrease.

【0032】図4は、スイッチ15a,15b,19 [0032] Figure 4, switch 15a, 15b, 19
a,19b及び19cのオン/オフ制御を示すタイミングチャートである。 a, it is a timing chart showing the ON / OFF control of 19b and 19c. 以下、図1〜図4を参照しつつ、本実施形態のチョッパ型コンパレータ3aの動作について説明する。 Hereinafter, with reference to FIGS. 1 to 4, the operation of the chopper type comparator 3a of the present embodiment. 上述したように、チョッパ型コンパレータ3 As described above, the chopper type comparator 3
aが、図8に示すA/Dコンバータに適用される場合、 If a is applied to A / D converter shown in FIG. 8,
スイッチ15a,15b,19a,19b及び19cはそれぞれA/Dコンバータの逐次比較用レジスタ及び制御用論理回路2によって制御される。 Switch 15a, 15b, 19a, 19b and 19c are controlled sequentially by comparison register and control logic circuit 2 of each A / D converter.

【0033】まず、スイッチ15a ,19a及び19b [0033] First of all, switch 15a, 19a and 19b
が導通し、スイッチ19cが共通電位V SS側に接続し、 There conducting, switch 19c is connected to the common potential V SS side,
スイッチ15bが開放するように制御される。 It is controlled so that the switch 15b is opened. これによって、キャパシタ13aのノード9側の電極が基準電圧V refに設定され、キャパシタ13bのノード9側の電極も基準電圧V refに設定される。 Thus, node 9 side electrode of the capacitor 13a is set to the reference voltage V ref, node 9 side electrode of the capacitor 13b is also set to the reference voltage V ref. さらに、ゲートバイアス回路14によって、ノード17a及び17bがそれぞれゲートバイアス電圧VG a及びVG bに保持される。 Furthermore, the gate bias circuit 14, the node 17a and 17b are held in the gate bias voltage VG a and VG b, respectively.

【0034】次いで、スイッチ15a,19a及び19 [0034] Next, switch 15a, 19a and 19
bが開放し、スイッチ19cが電源電圧V CC側に接続し、スイッチ15bが閉じるように制御される。 b is opened and the switch 19c is connected to the power supply voltage V CC side, it is controlled so that the switch 15b is closed. キャパシタ13a及び13bの容量結合によって、アナログ入力電圧V iと基準電圧V refとの差分(V i −V ref By capacitive coupling of capacitor 13a and 13b, the difference between the analog input voltage V i and the reference voltage V ref (V i -V ref)
に応じた電圧がノード17a及び17bそれぞれに印加される。 Voltage corresponding to is applied to each node 17a and 17b. 入力電圧V iが基準電圧V refより小さいかまたは大きいかに応じて、リニアアンプの出力電圧V out Depending on whether the input voltage V i is the reference voltage V ref is less than or greater, a linear amplifier output voltage V out
が決まる。 It is determined.

【0035】例えば、入力電圧V iが基準電圧V refより高いとき、キャパシタ13a及び13bの容量結合によって、トランジスタ11aと12aのゲート電圧がともに上昇するので、トランジスタ11aがオフし、トランジスタ12aがオンするので、チョッパ型コンパレータ3aの出力電圧V outが低下する。 [0035] For example, when the input voltage V i is higher than the reference voltage V ref, the by capacitive coupling of capacitor 13a and 13b, the gate voltage of the transistor 11a and 12a are both increased, the transistor 11a is turned off, the transistor 12a is turned on since the output voltage V out of the chopper type comparator 3a is lowered. 逆に、入力電圧V On the other hand, the input voltage V
iが基準電圧V refより低いとき、キャパシタ13a及び13bの容量結合によって、トランジスタ11aと1 When i is less than the reference voltage V ref, the by capacitive coupling of capacitor 13a and 13b, transistors 11a and 1
2aのゲート電圧がともに降下するので、トランジスタ11aがオンし、トランジスタ12aがオフするので、 Since the gate voltage of 2a is both lowered, the transistor 11a is turned on, the transistor 12a is turned off,
チョッパ型コンパレータ3aの出力電圧V outが向上する。 Output voltage V out of the chopper type comparator 3a is improved.

【0036】図5は、本実施形態のチョッパ型コンパレータの入出力伝達特性を示している。 [0036] Figure 5 shows the input-output transfer characteristics of the chopper comparator of the present embodiment. 図示のように、例えば、トランジスタ11aと12aのゲートにそれぞれゲートバイアス電圧VG aとVG bが印加されたとき、 As shown, for example, when the gate bias voltage VG a and VG b is applied to the gates of the transistors 11a and 12a,
これらのトランジスタのドレイン−ソース間電圧が等しいと仮定すると、スイッチ14a、19a及び19びがオンするとき、チョッパ型コンパレータ3aの出力電圧V outが電源電圧V CCと共通電位V SSとの中間点、即ちV CC /2に保持される(共通電位V SSを0Vとする)。 The drain of these transistors - assuming source voltage are equal, the midpoint when the switch 14a, 19a and 19 beauty turned on, the output voltage V out of the chopper comparator 3a is a power supply voltage V CC and the common voltage V SS , i.e. it is held in V CC / 2 (and 0V to the common potential V SS).
スイッチ14a、19a及び19bがオフし、スイッチ15aがオンすると、入力電圧V iがキャパシタ13a Switch 14a, 19a and 19b are turned off, the switch 15a is turned on, the input voltage V i is the capacitor 13a
と13bの容量結合によってそれぞれトランジスタ11 Each transistor 11 and the capacitive coupling 13b
aと12aのゲートに印加される。 It is applied to the gate of a and 12a. このとき、入力電圧V iが基準電圧V refより高いとき、トランジスタ11 At this time, when the input voltage V i is higher than the reference voltage V ref, the transistor 11
aと12aのゲート電圧V gがともに上昇するので、出力電圧V outが低下し、共通電位V SSに近づく。 Since the gate voltage V g of a and 12a are both increased, the output voltage V out is lowered, approaching to the common potential V SS. 一方、 on the other hand,
入力電圧V iが基準電圧V refより低いとき、トランジスタ11aと12aのゲート電圧V gがともに上昇し、 When the input voltage V i is lower than the reference voltage V ref, the gate voltage V g of the transistor 11a and 12a are both increased,
電源電圧V CCに近づく。 Close to the power supply voltage V CC.

【0037】即ち、本実施形態のチョッパ型コンパレータ3aにおいて、直列接続されているpMOSトランジスタ11aとnMOSトランジスタ12aのゲートにそれぞれ異なるゲートバイアス電圧VG aとVG bを印加し、さらにスイッチ15aをオンし、基準電圧V refをスイッチ15aを介してキャパシタ13aと13bが共通に接続されているノード9に印加し、キャパシタ13 [0037] That is, in the chopper type comparator 3a of the present embodiment, by applying a different gate bias voltage VG a and VG b to the gates of the pMOS transistor 11a and the nMOS transistor 12a connected in series, further turns on the switch 15a , the reference voltage V ref via a switch 15a is applied to the node 9, the capacitor 13a and 13b are commonly connected, a capacitor 13
aと13bをプリチャージする。 A and 13b to the pre-charge. そして、スイッチ15 Then, switch 15
bをオンし、入力電圧V iをノード9に印加し、キャパシタ13aと13bの容量結合によってトランジスタ1 The b ON, by applying an input voltage V i to node 9, the transistor 1 by capacitive coupling of the capacitor 13a and 13b
1aと12aのゲート電圧を制御することによって、入力電圧V iと基準電圧V refとの差分に応じて、チョッパ型コンパレータ3aの出力電圧V outが制御される。 By controlling the gate voltages of 1a and 12a, in accordance with the difference between the input voltage V i and the reference voltage V ref, the output voltage V out of the chopper type comparator 3a is controlled.
キャパシタ13aと13bのプリチャージのとき、トランジスタ11aと12aが印加されるゲートバイアス電圧VG aとVG bに応じてともに非導通状態に保持されるので、トランジスタ11aと12aを流れる貫通電流を大幅に低減でき、消費電力を低減できる。 When the precharge of the capacitor 13a and 13b, the transistors 11a and 12a are both held in the nonconductive state in response to the gate bias voltage VG a and VG b applied, significantly current flowing through the transistor 11a and 12a reduction can be, the power consumption can be reduced.

【0038】 第2実施形態図6は、本発明に係るチョッパ型コンパレータの第2の実施形態を示す回路図である。 [0038] Second Embodiment FIG. 6 is a circuit diagram showing a second embodiment of a chopper type comparator according to the present invention. 図示のように、本実施形態のチョッパ型コンパレータ3bは、図1に示す第1の実施形態のチョッパ型コンパレータ3aの出力側に、さらに2段目のコンパレータ20を追加したものである。 As illustrated, the chopper type comparator 3b of this embodiment, the output side of the chopper type comparator 3a of the first embodiment shown in FIG. 1, is obtained by further adding a second stage of the comparator 20.

【0039】図示のように、本実施形態のチョッパ型コンパレータ3bにおいて、1段目のチョッパ型コンパレータは、第1の実施形態のチョッパ型コンパレータ3a [0039] As shown, in the chopper type comparator 3b of this embodiment, the chopper type comparator in the first stage is a chopper type comparator 3a of the first embodiment
とほぼ同じ構成を有するので、ここで、回路を構成する同じ素子に図1と同じ符号を付して表記する。 Since it has substantially the same structure when, where, denoted by the same reference numerals as FIG. 1 in the same elements constituting the circuit. また、この部分については詳細の説明を省略する。 Furthermore, this part will not be described in detail. 以下、2段目のコンパレータ20の構成及び動作を中心に本実施形態のチョッパ型コンパレータ3bについて説明する。 Hereinafter, the chopper type comparator 3b of this embodiment will be mainly described the structure and operation of the second stage of the comparator 20.

【0040】2段目のコンパレータ20は、キャパシタ21、スイッチ22、pMOSトランジスタ11b及びnMOSトランジスタ12bによって構成されている。 The second stage of the comparator 20, the capacitor 21 is constituted by the switch 22, pMOS transistor 11b and the nMOS transistor 12b.
トランジスタ11bと12bは、電源電圧V CCの供給線と共通電位V SSとの間に直列接続され、これらのトランジスタのゲートがノード23に接続され、ドレイン同士の接続点が出力端子24に接続されている。 Transistor 11b and 12b are connected in series between the supply line of the power supply voltage V CC and the common potential V SS, the gates of these transistors is connected to the node 23, the connection point of the drains are connected to the output terminal 24 ing. スイッチ2 Switch 2
2の一方の端子がノード23に接続され、他方の端子が出力端子24に接続されている。 One terminal of the secondary is connected to the node 23, the other terminal is connected to the output terminal 24. キャパシタ13の一方の端子が1段目のコンパレータの出力端子18に接続され、他方の端子がノード23に接続されている。 One terminal of the capacitor 13 is connected to the output terminal 18 of the first stage of the comparator, the other terminal is connected to the node 23. このように、2段目のコンパレータ20において、pMOSトランジスタ11b及びnMOSトランジスタ12bは、 Thus, in the second stage of the comparator 20, pMOS transistor 11b and the nMOS transistor 12b is
リニアアンプを構成している。 Constitute a linear amplifier.

【0041】コンパレータ20において、スイッチ22 [0041] In the comparator 20, switch 22
は、1段目のコンパレータのスイッチ19a及び19b It is the first stage of the comparator switches 19a and 19b
と同じタイミングでオン/オフが制御される。 On / off controlled at the same timing as. 即ち、スイッチ19a及び19bがオンするとき、スイッチ22 That is, when the switches 19a and 19b are turned on, the switch 22
もオンし、19a及び19bがオフするとき、スイッチ22もオフするように制御される。 Also it turned on when the 19a and 19b are turned off, is controlled to switch 22 is also turned off. なお、当該スイッチ22の制御は、スイッチ19a、19bと同じように、 The control of the switch 22, like the switch 19a, 19b,
例えば、図8に示すA/Dコンバータの逐次比較用レジスタ及び制御用論理回路2によって行われる。 For example, by logic circuit 2 for successive approximation register and control the A / D converter shown in FIG.

【0042】以下、本実施形態のチョッパ型コンパレータ3bの動作について説明する。 [0042] Hereinafter, the operation of the chopper type comparator 3b of the present embodiment. 1段目のコンパレータにおいて、上述したように、スイッチ15a、19a及び19bが導通状態に制御され、キャッシュメモリ13 In the first stage of the comparator, as described above, the switch 15a, 19a and 19b are controlled to a conducting state, the cache memory 13
a及び13bがプリチャージされる。 a and 13b are precharged. これと同時に、2 At the same time, 2
段目のコンパレータ20において、スイッチ22が導通状態に制御され、キャパシタ21がプリチャージされる。 In the comparator 20 of the stage, the switch 22 is controlled to a conducting state, the capacitor 21 is precharged. スイッチ22がオンする状態において、ノード23 In a state where the switch 22 is turned on, the node 23
と出力端子24が同じ電位に保持され、例えば、電源電圧V CCの中間電圧V CC /2に保持される。 And the output terminal 24 is held at the same potential, for example, it is held at an intermediate voltage V CC / 2 supply voltage V CC. また、1段目のコンパレータにおいて、プリチャージしたとき、トランジスタ11aと12aのそれぞれのドレイン−ソース間電圧が等しいと仮定すると、1段目のコンパレータの出力端子18が電源電圧V CCの中間電圧V CC /2に保持される。 Further, in the first stage of the comparator, when precharged, the drains of the transistors 11a and 12a - assuming source voltage are equal, the intermediate voltage V of the output terminal 18 of the first stage of the comparator power supply voltage V CC It is held in the CC / 2. 1段目のコンパレータの出力端子18及びノード23の電圧に応じて、キャパシタ21がプリチャージされる。 Depending on the voltage of the output terminal 18 and the node 23 of the first stage of the comparator, the capacitor 21 is precharged.

【0043】次に、プリチャージ後、1段目のコンパレータにおいて、スイッチ15a、19a及び19bがオフし、スイッチ15bがオンする。 Next, after the precharge, the first stage of the comparator, switches 15a, 19a and 19b are turned off, the switch 15b is turned on. これに応じて、入力電圧V iがノード9に印加され、キャパシタ13a及び13bの容量結合によってトランジスタ11aと12a In response to this, the input voltage V i is applied to the node 9, the transistors 11a and 12a by capacitive coupling of capacitor 13a and 13b
のゲート電圧がそれぞれ制御される。 The gate voltage of each controlled. (V i −V ref (V i -V ref)
に応じて、1段目のコンパレータの出力電圧V out1が制御される。 Depending on the output voltage V out1 of the first stage of the comparator is controlled. ここで、理想的には、1段目のコンパレータの出力電圧V out1が電源電圧V CCまたは共通電位V SSの何れかに保持される。 Here, ideally, the output voltage V out1 of the first stage of the comparator is held in one of the power supply voltage V CC or a common potential V SS. しかし、実際に例えば、入力電圧V iと基準電圧V refがわずかな差しかない場合、出力電圧V out1の振幅が小さくなる。 However, in practice for example, if the input voltage V i and the reference voltage V ref is only a slight difference, the amplitude of the output voltage V out1 is reduced. このため、本実施形態では、2段目のコンパレータ20を設けて、1段目のコンパレータの出力電圧V out1をさらに増幅する。 Therefore, in this embodiment, by providing a second stage of the comparator 20, further amplifies the output voltage V out1 of the first stage of the comparator.

【0044】2段目のコンパレータ20において、上述したように、1段目のコンパレータのキャパシタ13a [0044] In the second stage of the comparator 20, as described above, the first stage of the comparator capacitor 13a
及び13bがプリチャージしているとき、スイッチ22 And when 13b is precharged, the switch 22
がオンし、ノード23と出力端子24が同電位となり、 There turned on, the node 23 and the output terminal 24 becomes the same potential,
キャパシタ21がプリチャージされる。 Capacitor 21 is precharged. なお、プリチャージのとき、1段目のコンパレータの出力端子18は、 Incidentally, when the precharge, the output terminal 18 of the first stage of the comparator,
例えば、電源電圧V CCの中間電圧V CC /2に保持されている。 For example, it held in the intermediate voltage V CC / 2 supply voltage V CC. 次に、プリチャージの後、入力電圧V iに応じて、1段目のコンパレータの出力端子18がV CC /2より高いかまたは低い電圧に保持される。 Then, after the precharge, depending on the input voltage V i, the output terminal 18 of the first stage of the comparator is held to a higher or lower voltage than V CC / 2. 1段目のコンパレータの出力電圧V out1がキャパシタ21の容量結合によってノード23に印加されるので、2段目のコンパレータ20の出力端子24から、1段目のコンパレータの出力電圧V out1に対して反転、増幅された電圧V outが出力される。 Since the output voltage V out1 of the first stage of the comparator is applied to the node 23 by capacitive coupling of the capacitor 21, from the output terminal 24 of the second stage of the comparator 20, the output voltage V out1 of the first stage of the comparator inverted, amplified voltage V out is output.

【0045】上述したように、本実施形態のチョッパ型コンパレータ3bによれば、第1の実施形態のチョッパ型コンパレータ3aの出力側にさらに2段目のコンパレータ20を接続し、当該コンパレータ20は、1段目のコンパレータのキャパシタ13a,13bのプリチャージと同時に、キャパシタ21がプリチャージされ、その後、1段目のプリチャージの出力電圧V out1に応じて、 [0045] As described above, according to the chopper type comparator 3b of this embodiment, a further second stage of the comparator 20 on the output side of the chopper type comparator 3a of the first embodiment is connected, the comparator 20, the first stage of the comparator of the capacitor 13a, simultaneously with 13b precharging of capacitor 21 is precharged, then, in accordance with the output voltage V out1 of the precharge of the first stage,
反転、増幅した電圧V outを出力端子24に出力する。 Inverted, and outputs the amplified voltage V out at the output terminal 24.
このように、本実施形態のチョッパ型コンパレータ3b Chopper comparator 3b of this manner, the present embodiment
は、第1の実施形態のチョッパ型コンパレータ3aの特徴を有するほか、2段目のコンパレータを設けることによって、出力電圧V outの振幅を大きく保持でき、比較感度をさらに改善できる。 In addition to having the features of the chopper type comparator 3a of the first embodiment, by providing the second-stage comparators can be increased holding the amplitude of the output voltage V out, it can be further improved compared sensitivity.

【0046】 第3実施形態図7は、本発明に係るチョッパ型コンパレータの第3の実施形態を示す回路図である。 [0046] Third Embodiment FIG. 7 is a circuit diagram showing a third embodiment of a chopper type comparator according to the present invention. 図示のように、本実施形態のチョッパ型コンパレータ3cは、図1に示す第1の実施形態のチョッパ型コンパレータ3aの出力側に、さらに2段目のコンパレータ20aを追加したものである。 As illustrated, the chopper type comparator 3c of this embodiment, the output side of the chopper type comparator 3a of the first embodiment shown in FIG. 1, is obtained by further adding a second stage of the comparator 20a.

【0047】図示のように、本実施形態では、1段目のチョッパ型コンパレータは、第1の実施形態のチョッパ型コンパレータ3aとほぼ同じ構成を有するので、ここで、回路を構成する同じ素子に図1と同じ符号を付して表記する。 [0047] As illustrated, in this embodiment, the chopper type comparator of the first stage, since it has substantially the same configuration as that of the chopper comparator 3a of the first embodiment, wherein the same elements constituting the circuit denoted by the same reference numerals as in FIG. 1 denoted. また、この部分については詳細の説明を省略する。 Furthermore, this part will not be described in detail. 以下、2段目のコンパレータ20aの構成及び動作を中心に本実施形態のチョッパ型コンパレータ3cについて説明する。 Hereinafter, the chopper type comparator 3c of this embodiment will be mainly described the structure and operation of the second stage of the comparator 20a.

【0048】2段目のコンパレータ20aは、pMOS The second stage of comparator 20a is, pMOS
トランジスタ11b及びnMOSトランジスタ12bによって構成されている。 It is constituted by the transistors 11b and an nMOS transistor 12b. トランジスタ11bと12b Transistor 11b and 12b
は、電源電圧V CCの供給線と共通電位V SSとの間に直列接続され、これらのトランジスタのゲートがノード23 Is connected in series between the supply line of the power supply voltage V CC and the common potential V SS, the gates of these transistors node 23
に接続され、ドレイン同士の接続点が出力端子24に接続されている。 Is connected to the connection point of the drains are connected to the output terminal 24. 即ち、2段目のコンパレータ20aは、 In other words, the second stage of the comparator 20a is,
CMOSインバータからなるリニアアンプによって構成されている。 It is constituted by a linear amplifier comprising a CMOS inverter. なお、当該リニアアンプの入力端子、即ちノード23が1段目のコンパレータの出力端子18に接続されている。 The input terminal of the linear amplifier, namely the node 23 is connected to the output terminal 18 of the first stage of the comparator.

【0049】以下、本実施形態のチョッパ型コンパレータ3cの動作について説明する。 [0049] Hereinafter, the operation of the chopper type comparator 3c of the present embodiment. まず、1段目のコンパレータにおいて、スイッチ15a、19a及び19bが導通状態に制御され、キャッシュメモリ13a及び13 First, in the first stage of the comparator, switches 15a, 19a and 19b are controlled to a conducting state, the cache memory 13a and 13
bがプリチャージされる。 b is pre-charged. そして、1段目のコンパレータにおいて、スイッチ15a、19a及び19bが開放し、スイッチ15bが導通するように制御される。 Then, in the first stage of the comparator, switches 15a, 19a and 19b are opened, are controlled to switch 15b becomes conductive. これに応じて、入力電圧V iがノード9に印加され、キャパシタ13a及び13bの容量結合によってトランジスタ11aと12aのゲート電圧がそれぞれ制御され、(V In response to this, the input voltage V i is applied to the node 9, the gate voltage of the transistor 11a and 12a are respectively controlled by capacitive coupling of capacitor 13a and 13b, (V
i −V ref )に応じて、1段目のコンパレータの出力電圧V out1が制御される。 Depending on i -V ref), the output voltage V out1 of the first stage of the comparator is controlled.

【0050】1段目のコンパレータの出力電圧V The output voltage V of the first stage of the comparator
out1が、2段目のコンパレータ20aに入力される。 out1 is input to the second stage of the comparator 20a. 2
段目のコンパレータ20aによって、反転、増幅された電圧V outが出力される。 The stage of the comparator 20a, inverted amplified voltage V out is output.

【0051】上述したように、本実施形態のチョッパ型コンパレータ3cにおいて、1段目のコンパレータの出力側に、2段目のコンパレータ20aを接続し、1段目の出力電圧V out1をさらに反転増幅した電圧V outを出力する。 [0051] As described above, in the chopper type comparator 3c of this embodiment, the output side of the first stage of the comparator is connected to the second stage of the comparator 20a, further inverted and amplified output voltage V out1 of the first stage for outputting a voltage V out. このため、本実施形態のチョッパ型コンパレータ3cは、第1の実施形態のチョッパ型コンパレータ3 Therefore, the chopper-type comparator 3c of this embodiment, the chopper type comparator 3 of the first embodiment
aの特徴を有するほか、2段目のコンパレータを設けることによって、出力電圧V outの振幅を大きく保持でき、比較感度をさらに改善できる。 In addition to having the characteristics of a, by providing the second-stage comparators can be increased holding the amplitude of the output voltage V out, it can be further improved compared sensitivity.

【0052】なお、本発明のチョッパ型コンパレータは、上述の実施形態にのみ限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々の変更を加え得ることは勿論である。 [0052] Incidentally, the chopper type comparator of the present invention is not limited to the embodiments described above, it is obvious that within the scope not departing from the gist of the present invention that many changes and modifications may be made.

【0053】 [0053]

【発明の効果】本発明のチョッパ型コンパレータ及びそれが適用される逐次比較型A/Dコンバータによれば、 According to the chopper type comparator and successive approximation type A / D converter which is applied in the present invention,
チョッパ型コンパレータにおけるリニアアンプを構成するpMOSトランジスタとnMOSトランジスタのゲートバイアス電圧がそれぞれ独立に制御されるので、スタンバイのときまたはキャパシタがプリチャージのとき、 Since the gate bias voltage of the pMOS transistor and the nMOS transistor constituting the linear amplifier in chopper comparator is controlled independently, when in standby or capacitor precharge,
リニアアンプのトランジスタを流れる貫通電流を低く抑制でき、消費電力の低減を実現できる。 Current flowing through the transistor of the linear amplifier can be suppressed low, it can realize the reduction in power consumption. さらに、リニアアンプの電圧利得が電源電圧に依存せず、高利得を維持できるので、電源電圧の広い範囲にわたってチョッパ型コンパレータの高い検出感度を実現できるので、それによって構成された逐次比較型A/Dコンバータが優れた効果を奏し得る。 Further, the voltage gain of the linear amplifier is not dependent on the supply voltage, it is possible to maintain a high gain, since the high detection sensitivity chopper comparator can be realized over a wide range of power supply voltages, the successive approximation type is constituted by it A / D converter can achieve excellent effects.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】本発明のチョッパ型コンパレータの第1の実施形態を示す回路図。 Circuit diagram showing a first embodiment of a chopper type comparator of the present invention; FIG.

【図2】図1に示すチョッパ型コンパレータのゲートバイアス回路を示す回路図である。 2 is a circuit diagram showing a gate bias circuit of the chopper comparator shown in FIG.

【図3】pMOSトランジスタとnMOSトランジスタのゲート電圧V gとドレイン−ソース間電流I dsの関係を示すグラフである。 [3] the gate voltage V g and the drain of the pMOS transistor and the nMOS transistor - is a graph showing the relationship between source current I ds.

【図4】図1に示すチョッパ型コンパレータのスイッチの動作を示すタイミングチャートである。 4 is a timing chart showing the operation of the switch of the chopper comparator shown in FIG.

【図5】図1に示すチョッパ型コンパレータの入出力伝達特性を示すグラフである。 5 is a graph showing the input-output transfer characteristics of the chopper comparator shown in FIG.

【図6】本発明のチョッパ型コンパレータの第2の実施形態を示す回路図。 Figure 6 is a circuit diagram showing a second embodiment of the chopper type comparator of the present invention.

【図7】本発明のチョッパ型コンパレータの第3の実施形態を示す回路図。 Figure 7 is a circuit diagram showing a third embodiment of a chopper type comparator of the present invention.

【図8】チョッパ型コンパレータを用いた逐次比較型A 8 successive approximation A using chopper comparator
/Dコンバータの構成を示すブロック図である。 / Is a block diagram showing a D converter configuration.

【図9】図8に示した逐次比較型A/Dコンバータの動作を示すフローチャートである。 9 is a flow chart sequentially showing a comparison type A / D converter operation shown in FIG.

【図10】従来のチョッパ型コンパレータを示す回路図である。 10 is a circuit diagram showing a conventional chopper comparator.

【図11】図10に示すチョッパ型コンパレータのスイッチの動作を示すタイミングチャートである。 11 is a timing chart showing the operation of the switch of the chopper comparator shown in FIG. 10.

【図12】従来のチョッパ型コンパレータの動作原理を示す図である。 12 is a diagram showing the operating principle of the conventional chopper comparator.

【符号の説明】 DESCRIPTION OF SYMBOLS

1…D/Aコーバータ、2…逐次比較用レジスタ及び制御用論理回路、3,3a,3b…コンパレータ、4…アナログスイッチ群、5…直列抵抗回路、6…ラッチ及びバッファ回路、9…入力ノード、10,10a…リニアアンプ、11,11a,11b…pチャネルトランジスタ、12,12a,12b…nチャネルトランジスタ、 1 ... D / A Kobata, 2 ... successive approximation register and a control logic circuit, 3, 3a, 3b ... comparator, 4 ... analog switch group, 5 ... series resistor circuit, 6 ... latch and buffer circuits, 9 ... input node , 10, 10a ... linear amplifier, 11, 11a, 11b ... p-channel transistors, 12, 12a, 12b ... n-channel transistor,
13,13a,13b…キャパシタ、14,14a,1 13,13a, 13b ... capacitor, 14,14a, 1
4b…ゲートバイアス回路、15a,15b…スイッチ、16a…基準信号が入力される入力端子、16b… Input terminals 4b ... gate bias circuit, 15a, 15b ... switch, 16a ... reference signal is inputted, 16b ...
入力信号が入力される入力端子、17a,17b…バイアス電圧出力端子、19,19a,19b,19c…スイッチ、20,20a…2段目コンパレータ、21…キャパシタ、22…スイッチ、30,31,32,33, Input terminal to which an input signal is inputted, 17a, 17b ... bias voltage output terminal, 19, 19a, 19b, 19c ... switch, 20, 20a ... 2-stage comparator, 21 ... capacitor, 22 ... switch, 30, 31, 32 , 33,
34,35,36…トランジスタ、V CC …電源電圧、V 34, 35, 36 ... transistor, V CC ... the power supply voltage, V
SS …共通電位。 SS ... common potential.

Claims (10)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】入力信号と基準信号とを比較するチョッパ型コンパレータであって、 電源電位と基準電位との間に直列接続されている第1のpチャネルトランジスタと第1のnチャネルトランジスタと、 上記第1のpチャネルトランジスタのゲートと入力ノード間に接続されている第1のキャパシタと、 上記第1のnチャネルトランジスタのゲートと上記入力ノード間に接続されている第2のキャパシタと、 上記基準信号が入力される第1の入力端子と上記入力ノード間に接続されている第1のスイッチと、 上記入力信号が入力される第2の入力端子と上記入力ノード間に接続されている第2のスイッチと、 上記第1のpチャネルトランジスタのゲートに印加する第1のゲートバイアス電圧及び上記第1のnチャネルトランジスタのゲート 1. A chopper type comparator for comparing the input signal and the reference signal, a first p-channel transistor and the first n-channel transistor connected in series between the power supply potential and a reference potential, said a first capacitor connected between the gate and the input node of the first p-channel transistor, a second capacitor connected between the gate and the input node of said first n-channel transistor, the a first switch which the reference signal is connected between the first input terminal and the input node for inputting, first is connected between a second input terminal and the input node of the input signal is input and second switch, the gate of the first gate bias voltage and said first n-channel transistor is applied to the gate of said first p-channel transistor 印加する第2のゲートバイアス電圧を生成するゲートバイアス電圧生成回路と、 上記第1のスイッチをオンさせ、上記第1及び第2のゲートバイアス電圧をそれぞれ上記第1のpチャネルトランジスタのゲート及び第1のnチャネルトランジスタのゲートに印加し、上記第1及び第2のキャパシタをプリチャージしたあと、上記第1及び第2のゲートバイアス電圧の印加を停止させ、上記第1のスイッチをオフさせ、上記第2のスイッチをオンさせ、上記第1及び第2 A gate bias voltage generation circuit for generating a second gate bias voltage applied to turn on the first switch, the gate and the second of said first and second gate bias voltages to each of the first p-channel transistor is applied to the gate of the first n-channel transistor, after precharging the first and second capacitors, the application of the first and second gate bias voltages is stopped, turns off said first switch, turns on the second switch, the first and second
    のキャパシタの容量結合によって、上記入力信号と上記基準信号との差分に応じた信号を上記第1のpチャネルトランジスタ及び第1のnチャネルトランジスタのゲートに印加する制御回路とを有するチョッパ型コンパレータ。 The capacitive coupling of the capacitor, a chopper type comparator and a control circuit for applying a signal corresponding to the difference between the input signal and the reference signal to the gate of the first p-channel transistor and a first n-channel transistor.
  2. 【請求項2】上記ゲートバイアス電圧生成回路は、上記電源電位よりほぼ上記第1のpチャネルトランジスタのしきい値電圧の絶対値分低い電圧を上記第1のバイアス電圧として生成し、上記基準電位よりほぼ上記第1のn Wherein said gate bias voltage generation circuit, the absolute value of a low voltage of the threshold voltage of approximately the first p-channel transistor from the power supply potential to generate as said first bias voltage, the reference potential more generally the first n
    チャネルトランジスタのしきい値電圧分高い電圧を上記第2のバイアス電圧として生成する請求項1記載のチョッパ型コンパレータ。 Chopper comparator of claim 1, wherein generating a threshold voltage increased by a voltage-channel transistor as the second bias voltage.
  3. 【請求項3】上記ゲートバイアス電圧生成回路は、上記電源電位と上記基準電位との間に直列接続されている第2のpチャネルトランジスタ、第3のスイッチ及び第2 Wherein said gate bias voltage generation circuit includes a second p-channel transistors connected in series between the power supply potential and the reference potential, a third switch and a second
    のnチャネルトランジスタと、 上記第2のpチャネルトランジスタのゲートとドレインを接続し、当該接続点と上記第1のpチャネルトランジスタのゲート間に接続されている第4のスイッチと、 上記第2のnチャネルトランジスタのゲートとドレインを接続し、当該接続点と上記第1のnチャネルトランジスタのゲート間に接続されている第5のスイッチとを有し、 上記制御回路は、上記第3、第4及び第5のスイッチをオンさせる状態で、上記第1及び第2のゲートバイアス電圧をそれぞれ上記第1のpチャネルトランジスタ及び上記第1のnチャネルトランジスタのゲートに印加する請求項1記載のチョッパ型コンパレータ。 And n-channel transistor, the gate and drain of the second p-channel transistor is connected, and a fourth switch connected between the gate of the connection point and the first p-channel transistor, the second and connecting the gate and drain of the n-channel transistor, and a fifth switch connected between the gate of the connection point and the first n-channel transistor, the control circuit, the third, fourth and in a state of turning on the fifth switch, chopper of claim 1, wherein applied to the gate of said first and second gate bias voltages to each of the first p-channel transistor and said first n-channel transistor comparator.
  4. 【請求項4】入力信号と基準信号とを比較するチョッパ型コンパレータであって、 電源電位と基準電位との間に直列接続されている第1のpチャネルトランジスタと第1のnチャネルトランジスタと、 上記第1のpチャネルトランジスタのゲートと入力ノード間に接続されている第1のキャパシタと、 上記第1のnチャネルトランジスタのゲートと上記入力ノード間に接続されている第2のキャパシタと、 上記基準信号が入力される第1の入力端子と上記入力ノード間に接続されている第1のスイッチと、 上記入力信号が入力される第2の入力端子と上記入力ノード間に接続されている第2のスイッチと、 上記第1のpチャネルトランジスタのゲートに印加する第1のゲートバイアス電圧及び上記第1のnチャネルトランジスタのゲート 4. A chopper type comparator for comparing the input signal and the reference signal, a first p-channel transistor and the first n-channel transistor connected in series between the power supply potential and a reference potential, said a first capacitor connected between the gate and the input node of the first p-channel transistor, a second capacitor connected between the gate and the input node of said first n-channel transistor, the a first switch which the reference signal is connected between the first input terminal and the input node for inputting, first is connected between a second input terminal and the input node of the input signal is input and second switch, the gate of the first gate bias voltage and said first n-channel transistor is applied to the gate of said first p-channel transistor 印加する第2のゲートバイアス電圧を生成するゲートバイアス電圧生成回路と、 上記電源電位と上記基準電位との間に直列接続されている第2のpチャネルトランジスタ及び第2のnチャネルトランジスタと、 一方の電極が上記第1のpチャネルトランジスタと第1 A gate bias voltage generation circuit for generating a second gate bias voltage applied, a second p-channel transistor and a second n-channel transistors connected in series between the power supply potential and the reference potential, whereas above the electrode first p-channel transistor and the first
    のnチャネルトランジスタとの接続中点に接続され、他方の電極が上記第2のpチャネルトランジスタと第2のnチャネルトランジスタのゲート同士の接続点に接続されている第3のキャパシタと、 一方の端子が上記第2のpチャネルトランジスタと第2 Of being connected to a connection point between the n-channel transistor and the other electrode and the third capacitor being connected to a connection point of the gates of the second p-channel transistor and a second n-channel transistors, the one terminal and the second p-channel transistor second
    のnチャネルトランジスタのゲート同士の接続点に接続され、他方の端子が上記第2のpチャネルトランジスタと第2のnチャネルトランジスタの接続中点に接続されている第3のスイッチと、 上記第1のスイッチをオンさせ、上記第1及び第2のゲートバイアス電圧をそれぞれ上記第1のpチャネルトランジスタのゲート及び第1のnチャネルトランジスタのゲートに印加し、上記第1及び第2のキャパシタをプリチャージし、さらに上記第3のスイッチをオンさせ、上記第3のキャパシタをプリチャージしたあと、上記第1 It is connected to the connection point of the gates of the n-channel transistor, a third switch and the other terminal is connected to a connection midpoint of the second p-channel transistor and a second n-channel transistor, the first to turn on the switch, the first and second gate bias voltages respectively applied to the gates of the gate and the first n-channel transistor of the first p-channel transistor, the pre said first and second capacitors charged, to further turn on the third switch, after precharging the third capacitor, the first
    及び第2のゲートバイアス電圧の印加を停止させ、上記第1及び第3のスイッチをオフさせ、上記第2のスイッチをオンさせ、上記第1及び第2のキャパシタの容量結合によって、上記入力信号と上記基準信号との差分に応じた信号を上記第1のpチャネルトランジスタ及び第1 And stops the application of the second gate bias voltage, turns off the first and third switch turns on the second switch, the capacitive coupling of the first and second capacitors, the input signal the signal corresponding to the difference between the said reference signal first p-channel transistor and the first
    のnチャネルトランジスタのゲートに印加する制御回路とを有するチョッパ型コンパレータ。 Chopper comparator and a control circuit for applying to the gate of the n-channel transistor.
  5. 【請求項5】上記ゲートバイアス電圧生成回路は、上記電源電位よりほぼ上記第1のpチャネルトランジスタのしきい値電圧の絶対値分低い電圧を上記第1のバイアス電圧として生成し、上記基準電位よりほぼ上記第1のn Wherein said gate bias voltage generation circuit, the absolute value of a low voltage of the threshold voltage of approximately the first p-channel transistor from the power supply potential to generate as said first bias voltage, the reference potential more generally the first n
    チャネルトランジスタのしきい値電圧分高い電圧を上記第2のバイアス電圧として生成する請求項4記載のチョッパ型コンパレータ。 Chopper comparator of claim 4, wherein for generating a threshold voltage increased by a voltage-channel transistor as the second bias voltage.
  6. 【請求項6】入力信号と基準信号とを比較するチョッパ型コンパレータであって、 電源電位と基準電位との間に直列接続されている第1のpチャネルトランジスタと第1のnチャネルトランジスタと、 上記第1のpチャネルトランジスタのゲートと入力ノード間に接続されている第1のキャパシタと、 上記第1のnチャネルトランジスタのゲートと上記入力ノード間に接続されている第2のキャパシタと、 上記基準信号が入力される第1の入力端子と上記入力ノード間に接続されている第1のスイッチと、 上記入力信号が入力される第2の入力端子と上記入力ノード間に接続されている第2のスイッチと、 上記第1のpチャネルトランジスタのゲートに印加する第1のゲートバイアス電圧及び上記第1のnチャネルトランジスタのゲート 6. The chopper comparator compares the input signal and the reference signal, a first p-channel transistor and the first n-channel transistor connected in series between the power supply potential and a reference potential, said a first capacitor connected between the gate and the input node of the first p-channel transistor, a second capacitor connected between the gate and the input node of said first n-channel transistor, the a first switch which the reference signal is connected between the first input terminal and the input node for inputting, first is connected between a second input terminal and the input node of the input signal is input and second switch, the gate of the first gate bias voltage and said first n-channel transistor is applied to the gate of said first p-channel transistor 印加する第2のゲートバイアス電圧を生成するゲートバイアス電圧生成回路と、 ゲート同士が接続され、当該接続点が上記第1のpチャネルトランジスタと上記第1のnチャネルトランジスタとの接続中点に接続され、上記電源電位と上記基準電位との間に直列接続されている第2のpチャネルトランジスタ及び第2のnチャネルトランジスタと、 上記第1のスイッチをオンさせ、上記第1及び第2のゲートバイアス電圧をそれぞれ上記第1のpチャネルトランジスタのゲート及び第1のnチャネルトランジスタのゲートに印加し、上記第1及び第2のキャパシタをプリチャージしたあと、上記第1及び第2のゲートバイアス電圧の印加を停止させ、上記第1のスイッチをオフさせ、上記第2のスイッチをオンさせ、上記第1及び第2 A gate bias voltage generation circuit for generating a second gate bias voltage applied, gates are connected, connecting the connection point to the connection point between the first p-channel transistor and said first n-channel transistor is a second p-channel transistor and a second n-channel transistors connected in series between the power supply potential and the reference potential, to turn on the first switch, the first and second gate a bias voltage respectively applied to the gates of the gate and the first n-channel transistor of the first p-channel transistor, after precharging the first and second capacitors, said first and second gate bias voltages the applied stops, turns off the first switch, turns on the second switch, the first and second
    のキャパシタの容量結合によって、上記入力信号と上記基準信号との差分に応じた信号を上記第1のpチャネルトランジスタ及び第1のnチャネルトランジスタのゲートに印加する制御回路とを有するチョッパ型コンパレータ。 The capacitive coupling of the capacitor, a chopper type comparator and a control circuit for applying a signal corresponding to the difference between the input signal and the reference signal to the gate of the first p-channel transistor and a first n-channel transistor.
  7. 【請求項7】上記ゲートバイアス電圧生成回路は、上記電源電位よりほぼ上記第1のpチャネルトランジスタのしきい値電圧の絶対値分低い電圧を上記第1のバイアス電圧として生成し、上記基準電位よりほぼ上記第1のn 7. The gate bias voltage generation circuit, the absolute value of a low voltage of the threshold voltage of approximately the first p-channel transistor from the power supply potential to generate as said first bias voltage, the reference potential more generally the first n
    チャネルトランジスタのしきい値電圧分高い電圧を上記第2のバイアス電圧として生成する請求項6記載のチョッパ型コンパレータ。 Chopper comparator of claim 6, wherein generating a threshold voltage increased by a voltage-channel transistor as the second bias voltage.
  8. 【請求項8】入力信号の電圧に応じて、nビットのディジタル信号を出力するA/Dコンバータであって、 入力されるディジタル信号をアナログ信号に変換するD 8. Depending on the voltage of the input signal, a A / D converter for outputting a digital signal of n bits, and converts the digital signal input to the analog signal D
    /Aコンバータと、 上記D/Aコンバータの出力信号を基準信号として上記入力信号と比較するチョッパ型コンパレータと、 上記チョッパ型コンパレータの出力信号に応じて、上記nビットのディジタル信号の最上位ビットから最下位ビットまで順次決定し、当該nビットのディジタル信号を上記D/Aコンバータに出力するビット決定回路とを有し、 上記チョッパ型コンパレータは、 電源電位と基準電位との間に直列接続されている第1のpチャネルトランジスタと第1のnチャネルトランジスタと、 上記第1のpチャネルトランジスタのゲートと入力ノード間に接続されている第1のキャパシタと、 上記第1のnチャネルトランジスタのゲートと上記入力ノード間に接続されている第2のキャパシタと、 上記基準信号が入力される第 / And A converter, a chopper type comparator for comparing with the input signal the output signal of the D / A converter as a reference signal, in response to the output signal of the chopper type comparator, from the most significant bit of the digital signal of the n-bit successively determined until the least significant bit, the digital signal of the n bits and a bit determination circuit for outputting to the D / a converter, the chopper type comparator, are connected in series between the power supply potential and a reference potential the first p-channel transistor are and the first n-channel transistor, a first capacitor connected between the gate and the input node of said first p-channel transistor, a gate of the first n-channel transistor a second capacitor connected between said input node, first the reference signal is input 1の入力端子と上記入力ノード間に接続されている第1のスイッチと、 上記入力信号が入力される第2の入力端子と上記入力ノード間に接続されている第2のスイッチと、 上記第1のpチャネルトランジスタのゲートに印加する第1のゲートバイアス電圧及び上記第1のnチャネルトランジスタのゲートに印加する第2のゲートバイアス電圧を生成するゲートバイアス電圧生成回路と、 上記第1のスイッチをオンさせ、上記第1及び第2のゲートバイアス電圧をそれぞれ上記第1のpチャネルトランジスタのゲート及び第1のnチャネルトランジスタのゲートに印加し、上記第1及び第2のキャパシタをプリチャージしたあと、上記第1及び第2のゲートバイアス電圧の印加を停止させ、上記第1のスイッチをオフさせ、上記第2のスイッ A first switch connected between the first input terminal and the input node, a second switch connected between the second input terminal and the input node of the input signal is input, the first a gate bias voltage generation circuit for generating a second gate bias voltage applied to the first gate bias voltage and the gate of the first n-channel transistor to be applied to the gate of the first p-channel transistor, the first switch was turned on, the first and second gate bias voltages respectively applied to the gates of the gate and the first n-channel transistor of the first p-channel transistor, precharging the first and second capacitors Thereafter, the application of the first and second gate bias voltages is stopped, turns off said first switch, said second switch をオンさせ、上記第1及び第2 Was turned on, the first and second
    のキャパシタの容量結合によって、上記入力信号と上記基準信号との差分に応じた信号を上記第1のpチャネルトランジスタ及び第1のnチャネルトランジスタのゲートに印加する制御回路とを有するA/Dコンバータ。 The capacitive coupling of the capacitor, A / D converter and a control circuit for applying a signal corresponding to the difference between the input signal and the reference signal to the gate of the first p-channel transistor and a first n-channel transistor .
  9. 【請求項9】上記ゲートバイアス電圧生成回路は、上記電源電位よりほぼ上記第1のpチャネルトランジスタのしきい値電圧の絶対値分低い電圧を上記第1のバイアス電圧として生成し、上記基準電位よりほぼ上記第1のn 9. The gate bias voltage generation circuit, the absolute value of a low voltage of the threshold voltage of approximately the first p-channel transistor from the power supply potential to generate as said first bias voltage, the reference potential more generally the first n
    チャネルトランジスタのしきい値電圧分高い電圧を上記第2のバイアス電圧として生成する請求項8記載のA/ The threshold voltage increased by a voltage-channel transistor of claim 8, wherein generating as said second bias voltage A /
    Dコンバータ。 D converter.
  10. 【請求項10】上記ゲートバイアス電圧生成回路は、上記電源電位と上記基準電位との間に直列接続されている第2のpチャネルトランジスタ、第3のスイッチ及び第2のnチャネルトランジスタと、 上記第2のpチャネルトランジスタのゲートとドレインを接続し、当該接続点と上記第1のpチャネルトランジスタのゲート間に接続されている第4のスイッチと、 上記第2のnチャネルトランジスタのゲートとドレインを接続し、当該接続点と上記第1のnチャネルトランジスタのゲート間に接続されている第5のスイッチとを有し、 上記制御回路は、上記第3、第4及び第5のスイッチをオンさせる状態で、上記第1及び第2のゲートバイアス電圧をそれぞれ上記第1のpチャネルトランジスタ及び上記第1のnチャネルトランジスタ 10. The gate bias voltage generation circuit includes a second p-channel transistors connected in series between the power supply potential and the reference potential, a third switch and a second n-channel transistor, the a gate connected to the drain of the second p-channel transistor, and a fourth switch connected between the gate of the connection point and the first p-channel transistor, the gate and drain of the second n-channel transistor connect, and a fifth switch connected between the gate of the connection point and the first n-channel transistor, the control circuit, the third, on the fourth and fifth switch state to said first and second gate bias voltages to each of the first p-channel transistor and said first n-channel transistor ゲートに印加する請求項8記載のA/Dコンバータ。 A / D converter according to claim 8 applied to the gate.
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