KR100964791B1 - Voltage level shifter - Google Patents

Voltage level shifter Download PDF

Info

Publication number
KR100964791B1
KR100964791B1 KR1020030098436A KR20030098436A KR100964791B1 KR 100964791 B1 KR100964791 B1 KR 100964791B1 KR 1020030098436 A KR1020030098436 A KR 1020030098436A KR 20030098436 A KR20030098436 A KR 20030098436A KR 100964791 B1 KR100964791 B1 KR 100964791B1
Authority
KR
South Korea
Prior art keywords
output node
input
voltage
output
input unit
Prior art date
Application number
KR1020030098436A
Other languages
Korean (ko)
Other versions
KR20050067453A (en
Inventor
권종혁
Original Assignee
매그나칩 반도체 유한회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 매그나칩 반도체 유한회사 filed Critical 매그나칩 반도체 유한회사
Priority to KR1020030098436A priority Critical patent/KR100964791B1/en
Publication of KR20050067453A publication Critical patent/KR20050067453A/en
Application granted granted Critical
Publication of KR100964791B1 publication Critical patent/KR100964791B1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/356—Bistable circuits
    • H03K3/356104—Bistable circuits using complementary field-effect transistors
    • H03K3/356113—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0008—Arrangements for reducing power consumption
    • H03K19/0013—Arrangements for reducing power consumption in field effect transistor circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
    • H03K19/018507—Interface arrangements
    • H03K19/018521—Interface arrangements of complementary type, e.g. CMOS

Abstract

본 발명은 피크 커런트의 증가없이 고속동작을 구현하기 위한 전압레벨 변환기를 제공하기 위한 것으로, 이를 위한 본 발명으로 제1 입력신호를 인가받는 인버터형 제1 입력부; 상기 제1 입력신호와 상보적인 제2 입력신호를 인가받는 인버터형 제2 입력부; 및 상기 제1 입력부의 출력노드 값에 응답하여 상기 제2 입력부의 출력노드에 제1 아날로그 출력전압을 제공하고, 상기 제2 입력부의 출력노드 값에 응답하여 상기 제1 입력부의 출력노드에 제2 아날로그 출력전압을 제공하는 복수의 PMOS트랜지스터들을 구비하며, 상기 PMOS트랜지스터들은 각기 분리된 웰 내에 정의되는 것을 특징으로 하는 전압레벨 변환기를 제공한다.
The present invention is to provide a voltage level converter for implementing a high speed operation without increasing the peak current, the present invention for this purpose is an inverter-type first input unit for receiving a first input signal; An inverter-type second input unit configured to receive a second input signal complementary to the first input signal; And providing a first analog output voltage to an output node of the second input unit in response to an output node value of the first input unit, and outputting a second analog output voltage to an output node of the first input unit in response to an output node value of the second input unit. And a plurality of PMOS transistors providing an analog output voltage, said PMOS transistors being defined in separate wells.

전력, Body Effect, 천이, 속도, DACPower, Body Effect, Transition, Speed, DAC

Description

전압레벨 변환기{VOLTAGE LEVEL SHIFTER}Voltage level converter {VOLTAGE LEVEL SHIFTER}

도 1은 종래기술에 따른 전압레벨 변환기의 회로도.1 is a circuit diagram of a voltage level converter according to the prior art.

도 2는 본 발명에 따른 전압레벨 변환기의 회로도.2 is a circuit diagram of a voltage level converter according to the present invention;

도 3은 종래기술과 본 발명을 비교하기 위한 시간에 따른 전압 및 전류의 변화 시뮬레이션 결과도.Figure 3 is a simulation result of the change in voltage and current with time for comparing the prior art and the present invention.

도 4는 종래기술과 본 발명에 대한 출력신호의 라이징 타임 때의 시뮬레이션 결과도.Figure 4 is a simulation result at the time of rising time of the output signal according to the prior art and the present invention.

도 5는 종래기술과 본 발명에 대한 출력신호의 폴링 타임의 시뮬레이션 결과도.
Figure 5 is a simulation result of the polling time of the output signal according to the prior art and the present invention.

* 도면의 주요 부분에 대한 설명* Description of the main parts of the drawing

PM7 내지 PM12 : PMOS트랜지스터PM7 to PM12: PMOS transistor

NM3 내지 NM4 : NMOS트랜지스터
NM3 to NM4: NMOS transistor

본 발명은 반도체 설계 기술에 관한 것으로, 특히 동작시간을 빠르게 하여 전력소모를 줄이기 위한 전압레벨 변환기에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor design technology, and more particularly, to a voltage level converter for reducing power consumption by increasing operating time.

일반적으로 전압레벨 변환기는 로직 레벨의 전압을 아날로그 레벨로 바꿔주는 회로로써, 현재 LCD 패널 구동 칩 내의 디지털-아날로그 변환기(Digital-Analog Converter; 이하 'DAC'라고 함)의 기능 블록 내에서 많이 사용된다.In general, a voltage level converter is a circuit for converting a logic level voltage to an analog level, and is commonly used in a functional block of a digital-analog converter (DAC) in an LCD panel driving chip. .

도 1은 종래기술에 따른 전압레벨 변환기의 회로도이다.1 is a circuit diagram of a voltage level converter according to the prior art.

도 1을 참조하면, 입력신호(IN)를 반전시키기 위한 인버터(I1)와, 인버터(I1)의 출력신호를 게이트 입력으로 하며 출력노드(N1)와 접지전압(VSS) 사이에 드레인-소스 경로를 갖는 NMOS트랜지스터(NM1)와, 인버터(I1)의 출력신호를 반전시키기 위한 인버터(I2)와, 인버터(I2)의 출력신호를 게이트 입력으로 하여 출력노드(NM2)와 접지전압(VSS) 사이에 드레인-소스 경로를 갖는 NMOS트랜지스터(NM2)와, 전원전압(VDD)과 출력노드(N1) 사이에 직렬로 접속되며 출력노드(N2)에 걸린 전압과 접지전압(VSS)과 인버터(I1)의 출력전압을 각각의 게이트 입력으로 갖는 PMOS트랜지스터(PM1, PM2, PM3)와, 전원전압(VDD)과 출력노드 (N2) 사이에 직렬로 접속되며 출력노드(N1)에 걸린 전압과 접지전압(VSS)과 인버터(I2)의 출력전압을 각각의 게이트 입력으로 갖는 PMOS트랜지스터(PM4, PM5, PM6)로 구현된다.Referring to FIG. 1, an inverter I1 for inverting an input signal IN and a drain-source path between an output node N1 and a ground voltage VSS are used as gate inputs with an output signal of the inverter I1. Between the output node NM2 and the ground voltage VSS using the NMOS transistor NM1 having the?, An inverter I2 for inverting the output signal of the inverter I1, and an output signal of the inverter I2 as a gate input. An NMOS transistor NM2 having a drain-source path, a power supply voltage VDD and an output node N1 connected in series, and a voltage applied to the output node N2, a ground voltage VSS, and an inverter I1. PMOS transistors PM1, PM2, and PM3 having the output voltages of the gate inputs, and are connected in series between the power supply voltage VDD and the output node N2, and the voltage across the output node N1 and the ground voltage ( VMOS) and PMOS transistors PM4, PM5, and PM6 having output voltages of the inverter I2 as their respective gate inputs. .

출력노드(N1, N2)에는 출력신호(OUT, OUTB)를 출력하기 위한 인버터(I3,I4)가 접속되어 있다.Inverters I3 and I4 for outputting the output signals OUT and OUTB are connected to the output nodes N1 and N2.

상기와 같이 입력신호(IN)와 이를 반전시킨 신호(I1의 출력신호)를 인가받는 인버터형 입력부(NM1 및 PM3, NM2 및 PM6)와, 각 입력부(NM1 및 PM3, NM2 및 PM6)의 출력노드(N1, N2)의 값에 응답하여 이를 아날로그 출력전압으로 제공하기 위한 복수의 PMOS트랜지스터(PM1 ∼ PM6)로 구성된다. As described above, the inverter type input units NM1 and PM3, NM2 and PM6 to which the input signal IN and the inverted signal (output signal of I1) are applied, and the output nodes of the respective input units NM1 and PM3, NM2 and PM6. It consists of a plurality of PMOS transistors PM1 to PM6 for providing them as analog output voltages in response to the values of (N1, N2).

한편, 각 PMOS트랜지스터(PM1 ∼ PM6)들은 동일 웰 내에 정의(define) 되어 있다. On the other hand, each of the PMOS transistors PM1 to PM6 is defined in the same well.

다음으로는 입력신호(IN)가 논리값 '하이'인 경우를 예로하여, 종래기술에 따른 전압레벨 변환기의 동작을 살펴보도록 한다.Next, the operation of the voltage level converter according to the prior art will be described, taking the case where the input signal IN is a logic value 'high' as an example.

먼저, 인버터(I1, I2)를 통한 입력신호(IN)를 게이트 입력으로 갖는 NMOS트랜지스터(NM2)가 턴온되어 출력노드(N2)가 논리값 '로우'를 갖는다. 이어 출력노드(N2)에 걸린 전압을 입력으로 하는 PMOS트랜지스터(PM1)가 턴온되고, 이에 직렬 연결된 PMOS트랜지스터(PM2, PM3)을 통해 출력노드(N1)로 전압이 출력된다. 또한, 출력노드(NM1)에 걸린 전압을 게이트 입력으로 갖는 PMOS트랜지스터(PM4)가 턴오프된다.First, the NMOS transistor NM2 having the input signal IN through the inverters I1 and I2 as the gate input is turned on so that the output node N2 has a logic value 'low'. Subsequently, the PMOS transistor PM1 that inputs the voltage applied to the output node N2 is turned on, and the voltage is output to the output node N1 through the PMOS transistors PM2 and PM3 connected in series. In addition, the PMOS transistor PM4 having the voltage applied to the output node NM1 as the gate input is turned off.

상기와 같은 회로의 동작에서 보면, 입력신호(IN)에 따라 각 트랜지스터가 순차적으로 동작하는 것을 확인할 수 있다. 전압레벨 변환기는 입력신호(IN)에 의해 처음으로 턴온되는 NMOS트랜지스터(NM2)로 부터 마지막 턴오프되는 PMOS트랜지스터(PM4)까지의 동작 동안 'Short Circuit Current'를 가지는 바, 가능한 이시간을 짧게하여야 전압레벨 변환기의 고속동작에 유리하다.In the operation of the circuit as described above, it can be seen that each transistor sequentially operates according to the input signal IN. The voltage level converter has a 'Short Circuit Current' during the operation from the NMOS transistor NM2 first turned on by the input signal IN to the PMOS transistor PM4 last turned off. It is advantageous for high speed operation of the voltage level converter.

이러한 동작 시간에 가장 큰 영향을 미치는 것이 PMOS트랜지스터의 동작 속도이다. 그런데 종래에는 상기의 PMOS트랜지스터들을 웰 바이어스 전압을 인가받는 동일의 웰에 구현하였기 때문에, 몸체효과(Body Effect)가 발생하여 PMOS트랜지스터의 동작속도가 길어지는 문제점이 발생된다. 이는 전체적으로 전압레벨 변화기의 동작속도를 지연시키게된다.The biggest impact on this operating time is the operating speed of the PMOS transistor. However, in the related art, since the PMOS transistors are implemented in the same well to which the well bias voltage is applied, a body effect occurs and a problem in that the operation speed of the PMOS transistor is increased. This delays the operating speed of the voltage level changer as a whole.

한편, 도 1의 전압레벨 변환기와 달리 고속동작을 위한 회로적 구성을 설계할 수 있으나, 이 경우에는 피크 커런트가 증가하여 칩 전체 전력소모가 많이지게된다. 특히 TFT LCD 소스드라이버와 같이 여러개의 전압레벨 변환기를 구비한는 칩에서는 피크커런트의 증가를 무시할 수 없다.
On the other hand, unlike the voltage level converter of Figure 1 can be designed for the circuit configuration for high-speed operation, in this case, the peak current is increased to increase the overall power consumption of the chip. In particular, an increase in peak current can not be ignored in a chip having multiple voltage level converters such as a TFT LCD source driver.

본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 제안된 것으로, 피크 커런트의 증가없이 고속동작을 구현하기 위한 전압레벨 변환기를 제공하는데 그 목적이 있다.
The present invention has been proposed to solve the above problems of the prior art, and an object thereof is to provide a voltage level converter for implementing high speed operation without increasing peak current.

상기의 기술적 과제를 달성하기 위한 본 발명에 따르면, 전압레벨 변환기는 제1 입력신호를 인가받는 인버터형 제1 입력부; 상기 제1 입력신호와 상보적인 제2 입력신호를 인가받는 인버터형 제2 입력부; 및 상기 제1 입력부의 출력노드 값에 응답하여 상기 제2 입력부의 출력노드에 제1 아날로그 출력전압을 제공하고, 상기 제2 입력부의 출력노드 값에 응답하여 상기 제1 입력부의 출력노드에 제2 아날로그 출력전압을 제공하는 복수의 PMOS트랜지스터들을 구비하며, 상기 PMOS트랜지스터들 은 각기 분리된 웰 내에 정의되는 것을 특징으로 한다.According to the present invention for achieving the above technical problem, the voltage level converter is an inverter-type first input unit for receiving a first input signal; An inverter-type second input unit configured to receive a second input signal complementary to the first input signal; And providing a first analog output voltage to an output node of the second input unit in response to an output node value of the first input unit, and outputting a second analog output voltage to an output node of the first input unit in response to an output node value of the second input unit. And a plurality of PMOS transistors providing an analog output voltage, wherein the PMOS transistors are defined in separate wells.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. do.

도 2는 본 발명에 따른 전압레벨 변환기의 내부 회로도이다.2 is an internal circuit diagram of a voltage level converter according to the present invention.

도 2를 참조하면, 전압레벨 변환기는 입력신호(IN)를 반전시키기 위한 인버터(I5)와, 인버터(I5)의 출력신호를 게이트 입력으로 하며 출력노드(N3)와 접지전압(VSS) 사이에 드레인-소스 경로를 갖는 NMOS트랜지스터(NM3)와, 인버터(I5)의 출력신호를 반전시키기 위한 인버터(I6)와, 인버터(I6)의 출력신호를 게이트 입력으로 하여 출력노드(N4)와 접지전압(VSS) 사이에 드레인-소스 경로를 갖는 NMOS트랜지스터(NM4)와, 전원전압(VDD)과 출력노드(N3) 사이에 직렬로 접속되며 출력노드(N4)에 걸린 전압과 접지전압(VSS)과 인버터(I5)의 출력전압을 각각의 게이트 입력으로 갖는 PMOS트랜지스터(PM7, PM8, PM9)와, 전원전압(VDD)과 출력노드(N4) 사이에 직렬로 접속되며 출력노드(N3)에 걸린 전압과 접지전압(VSS)과 인버터(I6)의 출력전압을 각각의 게이트 입력으로 갖는 PMOS트랜지스터(PM10, PM11, PM12)로 구현된다.Referring to FIG. 2, the voltage level converter includes an inverter I5 for inverting the input signal IN, and an output signal of the inverter I5 as a gate input, and between the output node N3 and the ground voltage VSS. NMOS transistor NM3 having a drain-source path, inverter I6 for inverting the output signal of inverter I5, and output signal of inverter I6 and the ground voltage using the output signal of inverter I6 as gate inputs. The NMOS transistor NM4 having a drain-source path between the VSSs and the power supply voltage VDD and the output node N3 are connected in series and connected to the output node N4 and the ground voltage VSS. PMOS transistors PM7, PM8 and PM9 having the output voltage of the inverter I5 as their gate inputs, and a voltage connected to the power supply voltage VDD and the output node N4 in series and applied to the output node N3. And PMOS transistors PM10 having the ground voltage VSS and the output voltage of the inverter I6 as their respective gate inputs. PM11, PM12).

출력노드(N3, N4)에는 출력신호(OUT, OUTB)를 출력하기 위한 인버터(I7,I8)가 접속되어 있다.Inverters I7 and I8 for outputting output signals OUT and OUTB are connected to the output nodes N3 and N4.

또한, 전압레벨 변환기는 입력신호(IN)와 이를 반전시킨 신호(I5의 출력신호)를 인가받는 인버터형 입력부(NM3 및 PM9, NM4 및 PM12)와, 각 입력부(NM3 및 PM9, NM4 및 PM12)의 출력노드(N3, N4)의 값에 응답하여 이를 아날로그 출력전압으로 제공하기 위한 복수의 PMOS트랜지스터(PM7 ∼ PM12)로 구성된다. In addition, the voltage level converter includes inverter type input units NM3 and PM9, NM4 and PM12 to which an input signal IN and an inverted signal (output signal of I5) are applied, and respective input units NM3 and PM9, NM4 and PM12. And a plurality of PMOS transistors PM7 to PM12 for providing them as analog output voltages in response to the values of the output nodes N3 and N4.

한편, 본 발명에 따른 전압레벨 변환기의 PMOS트랜지스터(PM7 ∼ PM12)들을 살펴보면, 각기 서로 다른 웰에 구현되는 것을 확인할 수 있다. 즉, N웰에 PMOS트랜지스터들이 정의되는데, 이 N웰이 각 트랜지스터 별로 분리되어있다.Meanwhile, looking at the PMOS transistors PM7 to PM12 of the voltage level converter according to the present invention, it can be seen that they are implemented in different wells. That is, PMOS transistors are defined in N wells, which are separated for each transistor.

상기와 같이 PMOS트랜지스터(PM7 내지 PM12)의 웰을 분리하여 구현함으로써, 몸체 효과를 감소시킬 수 있다. 따라서, 본 발명에 따른 전압레벨 변환기는 몸체효과의 감소로 전압레벨 변환기의 동작속도를 개선할 수 있고, 아울러 종래에 비해 피크 커런트의 증가가 없으므로 전력소모가 증가하지 않는다.By separating and implementing the wells of the PMOS transistors PM7 to PM12 as described above, the body effect can be reduced. Therefore, the voltage level converter according to the present invention can improve the operation speed of the voltage level converter by reducing the body effect, and also does not increase the power consumption because there is no increase in the peak current compared to the prior art.

도 3은 도 1 및 도 2의 시간에 따른 전압 및 전류의 변화 따른 시뮬레이션 결과도이다. 그리고 X축은 시간축이며, Y축은 전압축 및 전류축이다. 'A'는 종래기술에 따른 전압레벨 변환기의 전압 및 전류소모를, 'B'는 본 발명에 따른 전압레벨 변환기의 전압 및 전류소모를 보여준다.3 is a simulation result diagram of a change in voltage and current with time of FIGS. 1 and 2. The X axis is the time axis and the Y axis is the voltage axis and the current axis. 'A' shows the voltage and current consumption of the voltage level converter according to the prior art, 'B' shows the voltage and current consumption of the voltage level converter according to the present invention.

도 3을 참조하여 보면, 본 발명에 따른 전압레벨 변환기('B')가 종래 ('A')와 동일한 피크 커런트를 가지면서도 고속동작하고 있음을 알수 있다.Referring to FIG. 3, it can be seen that the voltage level converter 'B' according to the present invention operates at a high speed while having the same peak current as the conventional 'A'.

도 4는 도 1 및 도 2의 출력신호의 라이징 타임 때의 시뮬레이션 결과도이다.4 is a simulation result diagram at the rising time of the output signal of FIGS. 1 and 2.

본 시뮬레이션은 출력신호의 '로우'에서 '하이'로의 천이에 따른 전압과 전류의 변화를 보여준다. 참조하여 보면, 본 발명에 다른 전압레벨 변환기 'B'가 보다 빠르게 천이하는 것을 알 수 있다. This simulation shows the change in voltage and current as the output signal transitions from 'low' to 'high'. By reference, it can be seen that the voltage level converter 'B' according to the present invention transitions faster.                     

도 5는 도 1 및 도 2의 출력신호의 폴링 타임의 시뮬레이션 결과도이다.5 is a simulation result diagram of a polling time of an output signal of FIGS. 1 and 2.

도 5를 참조하면, 본 발명에 따른 전압레벨 변화기 'B'의 출력신호가 논리값 '하이'에서 '로우'로 천이하는 동안에도 보다 빠르게 변화하는 것을 알 수 있다.Referring to FIG. 5, it can be seen that the output signal of the voltage level changer 'B' changes faster even when the logic signal transitions from a high value to a low value.

상기 도 3 내지 도 5를 참조하여 살펴보면, 본 발명에 따른 전압레벨 변환기가 출력신호가 논리값에 따라 천이하는 것에 상관없이 보다 빠른 것을 알 수 있다. Referring to FIG. 3 to FIG. 5, it can be seen that the voltage level converter according to the present invention is faster regardless of whether the output signal transitions according to a logic value.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
The present invention described above is not limited to the above-described embodiments and the accompanying drawings, and various substitutions, modifications, and changes are possible in the art without departing from the technical spirit of the present invention. It will be clear to those of ordinary knowledge.

전술한 본 발명은 전압레벨 변환기 내 PMOS트랜지스터를 각각 다른 웰에 형성하여 몸체효과를 제거하므로써, 동작속도를 개선한다. The present invention described above improves the operation speed by forming the PMOS transistors in the voltage level converter in different wells, thereby eliminating the body effect.

Claims (5)

제1 입력신호를 인가받는 인버터형 제1 입력부;An inverter type first input unit receiving a first input signal; 상기 제1 입력신호와 상보적인 제2 입력신호를 인가받는 인버터형 제2 입력부; 및An inverter-type second input unit configured to receive a second input signal complementary to the first input signal; And 상기 제1 입력부의 출력노드 값에 응답하여 상기 제2 입력부의 출력노드에 제1 아날로그 출력전압을 제공하고, 상기 제2 입력부의 출력노드 값에 응답하여 상기 제1 입력부의 출력노드에 제2 아날로그 출력전압을 제공하는 복수의 PMOS트랜지스터들;Providing a first analog output voltage to an output node of the second input unit in response to an output node value of the first input unit, and a second analog to an output node of the first input unit in response to an output node value of the second input unit A plurality of PMOS transistors providing an output voltage; 을 구비하며,Equipped with 상기 PMOS트랜지스터들은 각기 분리된 웰 내에 정의되는 것The PMOS transistors are defined in separate wells 을 특징으로 하는 전압레벨 변환기.Voltage level converter characterized in that. 삭제delete 삭제delete 삭제delete 제1 입력신호를 게이트 입력으로 가지며 제1출력노드와 접지전압 사이에 드레인-소스 경로를 갖는 제1NMOS트랜지스터;A first NMOS transistor having a first input signal as a gate input and having a drain-source path between the first output node and a ground voltage; 상기 제1 입력신호를 게이트 입력으로 가지며 제1노드와 상기 제1출력노드 사이에 소스-드레인 경로를 갖는 제1PMOS트랜지스터;A first PMOS transistor having the first input signal as a gate input and having a source-drain path between a first node and the first output node; 상기 제1 입력신호와 상보적인 제2 입력신호를 게이트 입력으로 가지며 제2출력노드와 접지전압 사이에 드레인-소스 경로를 갖는 제2NMOS트랜지스터;A second NMOS transistor having a second input signal complementary to the first input signal as a gate input and having a drain-source path between a second output node and a ground voltage; 상기 제2 입력신호를 게이트 입력으로 가지며 제2노드와 상기 제2출력노드 사이에 소스-드레인 경로를 갖는 제2PMOS트랜지스터;A second PMOS transistor having the second input signal as a gate input and having a source-drain path between a second node and the second output node; 상기 제2출력노드의 출력 값을 게이트 입력으로 가지며 전원전압단에 소스가 연결된 제3 PMOS트랜지스터;A third PMOS transistor having a gate input as an output value of the second output node and having a source connected to a power supply voltage terminal; 접지전압을 게이트 입력으로 가지며 상기 제3 PMOS트랜지스터의 드레인단과 상기 제1노드 사이에 소스-드레인 경로를 갖는 제4 PMOS트랜지스터;A fourth PMOS transistor having a ground voltage as a gate input and having a source-drain path between the drain terminal of the third PMOS transistor and the first node; 상기 제1출력노드의 출력 값을 게이트 입력으로 가지며 전원전압단에 소스가 연결된 제5 PMOS트랜지스터; 및A fifth PMOS transistor having a gate input as an output value of the first output node, and a source connected to a power supply voltage terminal; And 접지전압을 게이트 입력으로 가지며 상기 제5 PMOS트랜지스터의 드레인단과 상기 제2노드 사이에 소스-드레인 경로를 갖는 제6 PMOS트랜지스터를 구비하고,A sixth PMOS transistor having a ground voltage as a gate input and having a source-drain path between the drain terminal of the fifth PMOS transistor and the second node; 상기 제1 내지 제6 PMOS트랜지스터는 각기 분리된 웰 내에 정의되는 전압레벨 변환기.And the first to sixth PMOS transistors are defined in separate wells.
KR1020030098436A 2003-12-29 2003-12-29 Voltage level shifter KR100964791B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020030098436A KR100964791B1 (en) 2003-12-29 2003-12-29 Voltage level shifter

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020030098436A KR100964791B1 (en) 2003-12-29 2003-12-29 Voltage level shifter

Publications (2)

Publication Number Publication Date
KR20050067453A KR20050067453A (en) 2005-07-04
KR100964791B1 true KR100964791B1 (en) 2010-06-21

Family

ID=37258112

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020030098436A KR100964791B1 (en) 2003-12-29 2003-12-29 Voltage level shifter

Country Status (1)

Country Link
KR (1) KR100964791B1 (en)

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010092074A (en) * 2000-03-20 2001-10-24 윤종용 Semiconductor memory device having a high voltage word line driver circuit

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010092074A (en) * 2000-03-20 2001-10-24 윤종용 Semiconductor memory device having a high voltage word line driver circuit

Also Published As

Publication number Publication date
KR20050067453A (en) 2005-07-04

Similar Documents

Publication Publication Date Title
US7196547B2 (en) Level shifter and buffer circuit
US7176741B2 (en) Level shift circuit
US9306553B2 (en) Voltage level shifter with a low-latency voltage boost circuit
JP2000151378A (en) Semiconductor integrated circuit
US6617881B2 (en) Semiconductor integrated circuit
KR100567497B1 (en) Bus interface circuit and receiver circuit
US6661274B1 (en) Level converter circuit
KR20040002722A (en) Level shifter, semiconductor integrated circuit and information processing system
US7619459B2 (en) High speed voltage translator circuit
JPH10163826A (en) Driving method of cmos inverter and schmitt trigger circuit
JPH11251914A (en) Voltage selection circuit and d/a converter
JP2007067819A (en) Delay adjusting circuit and synchronous type semiconductor device equipped with the circuit
US7098704B2 (en) Semiconductor integrated circuit device
KR100964791B1 (en) Voltage level shifter
US20090212823A1 (en) Low Jitter CMOS to CML Converter
JP4810338B2 (en) Level conversion bus switch
KR100530929B1 (en) Cmos output buffer circuit of semiconductor device
JP2001036398A (en) Level shifter circuit
US20060158221A1 (en) Logic circuit combining exclusive OR gate and exclusive NOR gate
KR20070076112A (en) Level shifter
JP3498091B2 (en) Semiconductor circuit
JP2006074212A (en) Semiconductor device
KR100596748B1 (en) Dynamic cmos logic
KR100261865B1 (en) A comparator
KR100328712B1 (en) Output buffer circuit

Legal Events

Date Code Title Description
N231 Notification of change of applicant
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130524

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20140519

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20150518

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20160518

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20170529

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20180517

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20190516

Year of fee payment: 10