KR100530929B1 - Cmos output buffer circuit of semiconductor device - Google Patents
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Abstract
본 발명은 반도체 소자의 시모스 출력 버퍼 회로에 관한 것으로, 짧은 딜레이 시간동안 출력 드라이버부를 동시에 턴-오프하여 출력 구동회로의 관통전류를 제거하는 반도체 소자의 시모스 출력 버퍼 회로를 제공한다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a CMOS output buffer circuit of a semiconductor device, and to provide a CMOS output buffer circuit of a semiconductor device for removing a through current of an output driving circuit by simultaneously turning off an output driver part for a short delay time.
이를 위한 본 발명으로, 풀업제어노드의 신호에 응답하여 구동하는 풀업소자와 풀다운제어노드의 신호에 응답하여 구동하는 풀다운 소자를 구비한 출력드라이버부와, 입력신호를 반전시키며 소정의 지연값을 갖는 인버터와, 상기 입력신호에 응답하여 상기 인버터의 출력신호를 상기 풀업제어노드 및 상기 풀다운제어노드로 스위칭 전달하기 위한 경로제어부, 및 상기 입력신호에 응답하여 상기 풀업제어노드 및 상기 풀다운제어노드를 충/방전하기 위한 충/방전부를 포함한다.To this end, the present invention, the output driver unit having a pull-up element for driving in response to the signal of the pull-up control node and the pull-down element for driving in response to the signal of the pull-down control node, and inverts the input signal and has a predetermined delay value An inverter, a path controller for switching the output signal of the inverter to the pull-up control node and the pull-down control node in response to the input signal, and the pull-up control node and the pull-down control node in response to the input signal. And a charge / discharge unit for discharging.
따라서, 회로가 스위칭하는 짧은 시간 동안에만 출력 구동회로의 피모스 및 엔모스 트랜지스터를 동시에 차단시키므로 시모스 출력 버퍼의 관통전류를 제거할 수 있고, 출력 버퍼 회로의 딜레이 시간도 줄일 수 있는 효과가 있다.Therefore, since the PMOS and NMOS transistors of the output driving circuit are simultaneously blocked only during a short time during which the circuit is switched, the through current of the CMOS output buffer can be eliminated, and the delay time of the output buffer circuit can be reduced.
Description
본 발명은 반도체 소자의 시모스(CMOS) 출력 버퍼 회로에 관한 것으로, 특히 입력단자에서 입력신호를 로우에서 하이로 변환하거나 또는 하이에서 로우로 변환할 때 시모스 출력 버퍼 회로에 구성된 피모스 트랜지스터와 엔모스 트랜지스터를 동시에 차단 시키므로써 관통전류의 발생을 방지하도록 하는 시모스 출력 버퍼 회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a CMOS output buffer circuit of a semiconductor device, and in particular, a PMOS transistor and an NMOS configured in a CMOS output buffer circuit when an input signal is converted from low to high or high to low at an input terminal. The present invention relates to a CMOS output buffer circuit that prevents generation of through current by simultaneously blocking transistors.
본 발명은 반도체 집적 회로뿐만 아니라, 액정 디스플레이(LCD, Liquid Crystal Display)의 소스 쪽을 구동하기 위한 엘시디 소스 드라이버(LCD Source Driver)에도 적용 가능하다.The present invention is applicable not only to semiconductor integrated circuits but also to an LCD source driver for driving the source side of a liquid crystal display (LCD).
도 1은 종래의 시모스 출력 버퍼의 회로도이고, 도 2는 도 1의 시모스 출력 버퍼의 동작 타이밍도이다.1 is a circuit diagram of a conventional CMOS output buffer, Figure 2 is an operation timing diagram of the CMOS output buffer of FIG.
도 1을 참조하면, 종래 기술의 시모스 출력 버퍼는 4개의 인버터(10,11,12,13)로 구성되어 있다. 종래의 기술은 최종 출력단 인버터(13)의 풀업 트랜지스터인 피모스 트랜지스터(Q1)와 풀다운 트랜지스터인 엔모스 트랜지스터(Q2)가 동시에 턴-온이 되는 경우가 발생하는데 이 경우 외부 전원 전압 Vdd 에서 접지 전원 전압 Vss 로 관통전류가 흐르게 된다. 도 2의 동작 타이밍도를 보면, 입력이 로우에서 하이로 전이되면, 노드 N1 에서는 하이에서 로우로 전이된다. 이 때 t1 과 t2 시간 사이에서 관통전류가 흐르게 되고, 또한 입력이 하이에서 로우로 전이되면 노드 N1 에서 로우에서 하이로 전이되며, t4 와 t5 시간 사이에서 관통전류가 흐르게 된다.Referring to Figure 1, the CMOS output buffer of the prior art is composed of four inverters (10, 11, 12, 13). The prior art has a case where the PMOS transistor Q1, which is the pull-up transistor, and the NMOS transistor Q2, which is the pull-down transistor, are turned on at the same time. In this case, the ground power supply is applied at the external power supply voltage Vdd. Through-current flows through the voltage Vss. 2, when the input transitions from low to high, the node N1 transitions from high to low. At this time, the through current flows between the time t1 and t2. Also, when the input transitions from high to low, the through current flows from node N1 to the low to high time, and the through current flows between the time t4 and t5.
도 3은 종래 기술에 의한 관통전류를 방지한 시모스 출력 버퍼의 회로도이다. 도 3은 피드백(feedback) 신호로 제어하는 이중 경로 시모스 버퍼인데, 입력 신호와 피드백된 신호를 받는 낸드게이트(15)와 노어 게이트(16), 신호를 딜레이 시키는 딜레이 회로(18,19) 및 래치회로(20)를 구성하여 회로에 인가되는 신호가 하이에서 로우로 또는 로우에서 하이로 전이할 때 시모스 버퍼의 출력단 출력 노드(OUT)를 잠시 삼상(Tri-state)상태로 만들기 위해 풀업 트랜지스터인 피모스 트랜지스터(Q3)와 풀다운 트랜지스터인 엔모스 트랜지스터(Q4)를 구동하는 신호를 분리하였다. 3 is a circuit diagram of a CMOS output buffer preventing the through current according to the prior art. FIG. 3 is a dual path CMOS buffer controlled by a feedback signal. The NAND gate 15 and the NOR gate 16 which receive an input signal and a feedback signal, delay circuits 18 and 19 and a latch which delay a signal are shown in FIG. The circuit 20 is configured as a pull-up transistor to make the output node OUT of the CMOS buffer tri-state for a while when a signal applied to the circuit transitions from high to low or low to high. The signal driving the MOS transistor Q3 and the NMOS transistor Q4 which is a pull-down transistor are separated.
상기 삼상 상태라 함은, 풀업 트랜지스터가 턴-온되고 풀다운 트랜지스터가 턴-오프된 상태와, 상기 풀업 트랜지스터가 턴-오프되고 상기 풀다운 트랜지스터가 턴-온된 상태, 및 상기 풀업 트랜지스터와 상기 풀다운 트랜지스터 둘 모두가 턴-오프된 상태의 세가지 상태를 가지는 것이다. 여기서, 상기 풀업/풀다운 트랜지스터 둘 모두가 턴-오프된 상태 이후에 상기 풀업 및 풀다운 트랜지스터중 어느 한 트랜지스터를 턴-온시키게 되면, 관통전류를 제거할 수 있게 된다.The three-phase state includes a state in which a pull-up transistor is turned on and a pull-down transistor is turned off, a state in which the pull-up transistor is turned off and the pull-down transistor is turned on, and both the pull-up transistor and the pull-down transistor. All have three states that are turned off. Here, if one of the pull-up and pull-down transistors is turned on after both of the pull-up / pull-down transistors are turned off, the through current can be removed.
출력이 로우에서 하이로 전이할 때, 피모스 트랜지스터(Q3)보다 엔모스 트랜지스터(Q4)를 더 빨리 턴-오프 시키고 그 이후에 피모스 트랜지스터(Q3)가 턴-온 되도록 하였고, 이와 반대로 출력이 하이에서 로우로 전이할 때는 피모스 트랜지스터(Q3)가 먼저 턴-오프 되고 그 이후에 엔모스 트랜지스터(Q4)가 턴-온 되어 상기 출력 버퍼를 삼상(Tri-state)상태가 되도록 하여 출력단의 피모스 트랜지스터(Q3)와 엔모스 트랜지스터(Q4)가 동시에 턴-온 되는 것을 방지하여 관통전류의 발생을 줄일 수 있다. When the output transitions from low to high, the NMOS transistor Q4 is turned off faster than the PMOS transistor Q3, after which the PMOS transistor Q3 is turned on and vice versa. When transitioning from high to low, PMOS transistor Q3 is first turned off, after which NMOS transistor Q4 is turned on to cause the output buffer to be in a tri-state state. By preventing the MOS transistor Q3 and the NMOS transistor Q4 from being turned on at the same time, generation of a through current can be reduced.
그러나 종래기술은 비대칭 인버터로 딜레이 회로를 만들기 때문에 딜레이 회로에서의 딜레이 시간만큼 출력 신호의 딜레이가 발생하게 되는 문제점이 있다.However, the prior art has a problem in that the delay of the output signal occurs as much as the delay time in the delay circuit because the delay circuit is made of an asymmetric inverter.
본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 제안된 것으로, 짧은 딜레이 시간동안 출력 드라이버부를 동시에 턴-오프하여 출력 구동회로의 관통전류를 제거하는 반도체 소자의 시모스 출력 버퍼 회로를 제공하는데 그 목적이 있다. SUMMARY OF THE INVENTION The present invention has been proposed to solve the above problems of the prior art, and provides a CMOS output buffer circuit of a semiconductor device which removes the through current of the output driving circuit by simultaneously turning off the output driver for a short delay time. There is a purpose.
상기 과제를 달성하기 위한 본 발명은 풀업제어노드의 신호에 응답하여 구동하는 풀업소자와 풀다운제어노드의 신호에 응답하여 구동하는 풀다운 소자를 구비한 출력드라이버부와, 입력신호를 반전시키며 소정의 지연값을 갖는 인버터와, 상기 입력신호에 응답하여 상기 인버터의 출력신호를 상기 풀업제어노드 및 상기 풀다운제어노드로 스위칭 전달하기 위한 경로제어부 및 상기 입력신호에 응답하여 상기 풀업제어노드 및 상기 풀다운제어노드를 충/방전하기 위한 충/방전부를 포함하는 반도체 소자의 시모스 출력 버퍼 회로를 제공한다.The present invention for achieving the above object is an output driver unit having a pull-up element for driving in response to the signal of the pull-up control node and a pull-down element for driving in response to the signal of the pull-down control node, and inverting the input signal and a predetermined delay An inverter having a value, a path controller for switching the output signal of the inverter to the pull-up control node and the pull-down control node in response to the input signal, and the pull-up control node and the pull-down control node in response to the input signal. It provides a CMOS output buffer circuit of a semiconductor device including a charge / discharge unit for charging / discharging.
이하 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명을 첨부된 도면을 참조하여 설명하기로 한다.DETAILED DESCRIPTION Hereinafter, the present invention will be described with reference to the accompanying drawings so that those skilled in the art can easily implement the technical idea of the present invention.
도 4는 본 발명의 시모스 출력 버퍼 회로이고, 도 5는 도 4의 시모스 출력버퍼의 동작 타이밍도를 나타낸다.FIG. 4 is a CMOS output buffer circuit of the present invention, and FIG. 5 shows an operation timing diagram of the CMOS output buffer of FIG.
도 4를 참고하면, 풀업제어노드(N20)의 신호에 응답하여 구동하는 풀업소자(410)와, 풀다운제어노드(N30)의 신호에 응답하여 구동하는 풀다운 소자(420)를 구비한 출력드라이버부(400)와, 직렬연결된 두 개의 인버터(110,120)로 이루어진 입력부(100)와, 상기 입력부(100)를 통과한 입력신호를 반전시키며 소정의 지연값을 갖는 인버터(150)와, 상기 입력신호에 응답하여 상기 인버터(150)의 출력신호를 상기 풀업제어노드(N20) 및 상기 풀다운제어노드(N30)로 스위칭 전달하기 위한 경로제어부(200)와, 상기 입력신호에 응답하여 상기 풀업제어노드(N20) 및 상기 풀다운제어노드(N30)를 충/방전하기 위한 충/방전부(300)를 도시하고 있다.Referring to FIG. 4, an output driver unit including a pull-up element 410 driving in response to a signal of a pull-up control node N20, and a pull-down element 420 driving in response to a signal of a pull-down control node N30. 400, an input unit 100 including two inverters 110 and 120 connected in series, an inverter 150 inverting an input signal passing through the input unit 100 and having a predetermined delay value, and the input signal. In response, a path controller 200 for switching the output signal of the inverter 150 to the pull-up control node N20 and the pull-down control node N30, and the pull-up control node N20 in response to the input signal. ) And a charge / discharge unit 300 for charging / discharging the pull-down control node N30.
여기서, 상기 경로 제어부(200)는 상기 인버터(150)의 입력노드(N10)신호에 응답하여 상기 인버터(150)의 출력노드(N40)신호를 상기 풀업제어노드(N20)로 스위칭 전달하기 위한 제 1 스위칭 소자(210)와, 상기 인버터(150)의 입력노드(N10)신호에 응답하여 상기 인버터(150)의 출력노드(N40)신호를 상기 풀다운제어노드(N30)로 스위칭 전달하기 위한 제 2 스위칭 소자(220)로 구성되어 있으며, 상기 충/방전부(300)는 상기 입력신호에 응답하여 상기 풀업제어노드(N20)를 충/방전하기 위한 제 1 충/방전부(310)와, 상기 입력신호에 응답하여 상기 풀다운제어노드(N30)를 충/방전하기 위한 제 2 충/방전부(320)로 구성된다.Here, the path controller 200 is configured to switch and transfer the output node N40 signal of the inverter 150 to the pull-up control node N20 in response to the input node N10 signal of the inverter 150. A first switching element 210 and a second for switching the output node (N40) of the inverter 150 to the pull-down control node (N30) in response to the input node (N10) signal of the inverter 150 The charging / discharging unit 300 includes a first charging / discharging unit 310 for charging / discharging the pull-up control node N20 in response to the input signal. The second charge / discharge unit 320 is configured to charge / discharge the pull-down control node N30 in response to an input signal.
그리고, 상기 경로 제어부(200)의 상기 제 1 스위칭소자(210)는 게이트 전압으로서 상기 인버터(150)의 입력신호를 인가받고, 소스단으로 상기 인버터(150)의 출력신호를 인가받으며, 드레인단을 통해 상기 인버터(150)의 출력신호를 출력하는 엔모스 트랜지스터로 구성되며, 상기 제 2 스위칭소자(220)는 게이트 전압으로서 상기 인버터(150) 입력신호를 인가받고, 소스단으로 상기 인버터(150)의 출력신호를 인가받으며, 드레인단을 통해 상기 인버터(150)의 출력신호를 출력하는 피모스 트랜지스터로 구성된다.The first switching device 210 of the path controller 200 receives an input signal of the inverter 150 as a gate voltage, receives an output signal of the inverter 150 as a source terminal, and receives a drain terminal. The NMOS transistor is configured to output an output signal of the inverter 150 through the second switching element 220. The second switching device 220 receives the input signal of the inverter 150 as a gate voltage, and the inverter 150 is connected to a source terminal. A PMOS transistor outputs an output signal of the inverter 150 through a drain terminal.
또한, 상기 충/방전부(300)의 제 1 충/방전부(310)는 게이트 전압으로서 상기 풀업제어노드(N20)의 신호를 인가받고, 소스단으로 공급전원 전압(Vdd)을 인가받으며, 드레인단을 통해 상기 공급전원 전압(Vdd)을 출력하는 피모스 트랜지스터로 구성되며, 상기 충/방전부(300)의 제 2 충/방전부(320)는 게이트 전압으로서 상기 풀다운제어노드(N30)의 신호를 인가받고, 소스단으로 접지전원 전압(Vss)을 인가받으며, 드레인단을 통해 상기 접지전원 전압(Vss)을 출력하는 엔모스 트랜지스터로 구성된다.The first charge / discharge unit 310 of the charge / discharge unit 300 receives a signal of the pull-up control node N20 as a gate voltage, and receives a supply power supply voltage Vdd to a source terminal. The PMOS transistor outputs the supply voltage Vdd through a drain terminal, and the second charge / discharge unit 320 of the charge / discharge unit 300 is a gate voltage as the pull-down control node N30. The NMOS transistor receives a signal of, receives a ground power supply voltage Vss as a source terminal, and outputs the ground power supply voltage Vss through a drain terminal.
예를 들어, 본 발명의 시모스 출력 버퍼의 입력(IN)신호가 로우에서 하이로 전이되면, 상기 입력부(100)를 통과하여 상기 인버터(150)의 입력노드(N10)에 하이 신호가 인가된다. 그러면 상기 경로제어부(200)의 상기 제 1 스위칭소자인 엔모스 트랜지스터(210)가 턴-온되고 상기 제 2 스위칭소자인 피모스 트랜지스터(220)는 턴-오프되어 풀업경로만을 구동하게 되므로, 상기 인버터(150)의 출력신호를 상기 풀업제어노드(N20)에 인가한다. 또한, 상기 충/방전부(300)의 상기 제 1 충/방전부인 피모스 트랜지스터(310)의 게이트단에 상기 인버터(150)의 입력신호가 인가되어 상기 피모스 트랜지스터(310)이 턴-오프되고 상기 제 2 충/방전부인 엔모스 트랜지스터(320)은 턴-온되어 상기 풀다운제어노드(N30)가 하이에서 로우로 방전된다. 그러면, 상기 출력드라이버부(400)의 풀다운 트랜지스터(420)은 턴-오프 된다.For example, when the input (IN) signal of the CMOS output buffer of the present invention transitions from low to high, a high signal is applied to the input node N10 of the inverter 150 through the input unit 100. Then, the NMOS transistor 210 which is the first switching device of the path control unit 200 is turned on and the PMOS transistor 220 which is the second switching device is turned off to drive only a pull-up path. The output signal of the inverter 150 is applied to the pull-up control node N20. In addition, an input signal of the inverter 150 is applied to a gate terminal of the PMOS transistor 310, which is the first charge / discharge unit of the charge / discharge unit 300, so that the PMOS transistor 310 is turned off. The NMOS transistor 320, which is the second charge / discharge unit, is turned on to discharge the pull-down control node N30 from high to low. Then, the pull-down transistor 420 of the output driver 400 is turned off.
그리고, 상기 인버터(150)에 의해 반전되고 약간의 지연시간(ΔtINV)을 가진 인버터 출력노드(N40)신호는 로우가 된다. 이때 상기 경로제어부(200)의 엔모스 트랜지스터(210)가 턴-온 상태이므로 상기 인버터 출력노드(N40)신호를 상기 풀업제어노드(N20)에 전달한다. 그러면, 상기 출력드라이버부(400)의 풀업 트랜지스터(410)가 턴-온 되며, 출력단(OUT)이 하이레벨로 충전된다.The inverter output node N40 signal is inverted by the inverter 150 and has a slight delay time Δt INV . In this case, since the NMOS transistor 210 of the path controller 200 is turned on, the inverter output node N40 is transmitted to the pull-up control node N20. Then, the pull-up transistor 410 of the output driver 400 is turned on and the output terminal OUT is charged to a high level.
따라서, 상기 출력드라이버부(400)의 상기 풀다운 트랜지스터(420)가 먼저 턴-오프된 뒤, 상기 인버터(150)의 소정 지연시간(ΔtINV)과 상기 제 1 스위칭소자(210)의 턴-온 저항에 의한 지연시간(ΔtR)을 합한 지연시간(ΔtLH) 후에 상기 풀업 트랜지스터(410)가 턴-온되어 출력단에 신호를 인가하므로, 상기 지연시간(ΔtLH)동안 상기 풀업 트랜지스터(410)와 상기 풀다운 트랜지스터(420) 모두가 턴-오프된 상태를 만들어서, 상기 풀업/풀다운 트랜지스터(410,420)가 동시에 턴-온되는 것을 방지하여 관통전류를 제거하며, 또한 동시에 턴-오프되는 시간인 딜레이 시간도 짧아진다.Therefore, after the pull-down transistor 420 of the output driver 400 is first turned off, the predetermined delay time Δt INV of the inverter 150 and the turn-on of the first switching device 210 are turned on. Since the pull-up transistor 410 is turned on to apply a signal to the output terminal after the delay time Δt LH summing the delay time Δt R by the resistor, the pull-up transistor 410 during the delay time Δt LH . And the pull-down transistor 420 are both turned off to prevent the pull-up / pull-down transistors 410 and 420 from being turned on at the same time to remove the through current, and the delay time which is the time to be turned off at the same time. Also shortens.
마찬가지로, 본 발명의 시모스 출력 버퍼의 입력(IN)신호가 하이에서 로우로 전이되면, 상기 입력부(100)를 통과하여 상기 인버터(150)의 입력노드(N10)에 로우 신호가 인가된다. 그러면 상기 경로제어부(200)의 상기 제 2 스위칭소자인 피모스 트랜지스터(220)가 턴-온되고 상기 제 1 스위칭소자인 엔모스 트랜지스터(210)는 턴-오프되어 풀다운경로만을 구동하게 되므로, 상기 인버터(150)의 출력신호를 상기 풀다운제어노드(N30)에 인가한다. 또한, 상기 충/방전부(300)의 상기 제 2 충/방전부인 엔모스 트랜지스터(320)의 게이트단에 상기 인버터(150)의 입력신호가 인가되어 상기 엔모스 트랜지스터(320)이 턴-오프되고 상기 제 1 충/방전부인 피모스 트랜지스터(310)은 턴-온되어 상기 풀업제어노드(N20)가 로우에서 하이로 충전된다. 그러면, 상기 출력드라이버부(400)의 풀업 트랜지스터(410)은 턴-오프 된다.Similarly, when the input (IN) signal of the CMOS output buffer of the present invention transitions from high to low, a low signal is applied to the input node N10 of the inverter 150 through the input unit 100. Then, the PMOS transistor 220 which is the second switching element of the path control unit 200 is turned on and the NMOS transistor 210 which is the first switching element is turned off to drive only a pull-down path. The output signal of the inverter 150 is applied to the pull-down control node N30. In addition, an input signal of the inverter 150 is applied to a gate terminal of the NMOS transistor 320, which is the second charge / discharge unit of the charge / discharge unit 300, so that the NMOS transistor 320 is turned off. The PMOS transistor 310, which is the first charge / discharge unit, is turned on so that the pull-up control node N20 is charged from low to high. Then, the pull-up transistor 410 of the output driver 400 is turned off.
그리고, 상기 인버터(150)에 의해 반전되고 약간의 지연시간(ΔtHL)을 가진 인버터 출력노드(N40)신호는 하이가 된다. 이때 상기 경로제어부(200)의 피모스 트랜지스터(220)가 턴-온 상태이므로 상기 인버터 출력노드(N40)신호를 상기 풀다운제어노드(N30)에 전달한다. 그러면, 상기 출력드라이버부(400)의 풀다운 트랜지스터(420)가 턴-온 되며, 출력단(OUT)이 하이레벨에서 로우레벨로 방전된다.The inverter output node N40 signal, which is inverted by the inverter 150 and has a slight delay time Δt HL , becomes high. At this time, since the PMOS transistor 220 of the path control unit 200 is turned on, the inverter output node N40 is transmitted to the pull-down control node N30. Then, the pull-down transistor 420 of the output driver 400 is turned on, and the output terminal OUT is discharged from the high level to the low level.
따라서, 상기 출력드라이버부(400)의 상기 풀업 트랜지스터(410)가 먼저 턴-오프된 뒤, 상기 인버터(150)의 소정 지연시간(ΔtINV)과 상기 제 2 스위칭소자(220)의 턴-온 저항에 의한 지연시간(ΔtR)을 합한 지연시간(ΔtHL) 후에 상기 풀다운 트랜지스터(420)가 턴-온되어 출력단에 신호를 인가하므로, 상기 지연시간(ΔtHL)동안 상기 풀업 트랜지스터(410)와 상기 풀다운 트랜지스터(420) 모두가 턴-오프된 상태를 만들어서, 상기 풀업/풀다운 트랜지스터(410,420)가 동시에 턴-온되는 것을 방지하여 관통전류를 제거하며, 또한 동시에 턴-오프되는 시간인 딜레이 시간도 짧아진다.Therefore, after the pull-up transistor 410 of the output driver 400 is first turned off, the predetermined delay time Δt INV of the inverter 150 and the turn-on of the second switching device 220 are turned on. Since the pull-down transistor 420 is turned on to apply a signal to the output terminal after the delay time Δt HL , which is the sum of the delay time Δt R by the resistance, the pull-up transistor 410 is applied during the delay time Δt HL . And the pull-down transistor 420 are both turned off to prevent the pull-up / pull-down transistors 410 and 420 from being turned on at the same time to eliminate the through current, and the delay time which is the time to be turned off at the same time. Also shortens.
상기 입력부(100)의 입력이 하이에서 로우로 전이 할 때 상기 풀업제어노드(N20)를 먼저 충전하고 상기 풀다운제어노 드(N30)을 그 뒤에 충전하기 위해서, 상기 제 1 충/방전부(310)의 피모스 트랜지스터를 크게 구비하고 상기 제 2 스위칭소자(220)의 피모스 트랜지스터는 작게 구비한다. 마찬가지로, 상기 입력부(100)의 입력이 로우에서 하이로 전이 할 때 상기 풀다운제어노드(N30)을 먼저 방전하고 상기 풀업제어노드(N20)을 그 뒤에 방전하기 위해서, 상기 제 2 충/방전부(320)의 엔모스 트랜지스터를 크게 구비하고 상기 제 1 스위칭소자(210)의 엔모스 트랜지스터를 작게 구비한다. 또한, 상기 지연시간(ΔtHL,ΔtLH)을 더 길게 하고 상기 인버터(150) 입력노드(N10)의 커패시턴스값을 작게하기 위하여 상기 인버터(150)의 크기를 작게 설계한다.When the input of the input unit 100 transitions from high to low, in order to charge the pull-up control node N20 first and the pull-down control node N30 thereafter, the first charge / discharge unit 310 The PMOS transistor of FIG. 2 is large and the PMOS transistor of the second switching device 220 is small. Similarly, in order to discharge the pull-down control node N30 first and the pull-up control node N20 afterwards when the input of the input unit 100 transitions from low to high, the second charge / discharge unit ( An NMOS transistor of 320 is large and an NMOS transistor of the first switching element 210 is provided small. In addition, in order to increase the delay time Δt HL and Δt LH and to reduce the capacitance value of the input node N10 of the inverter 150, the size of the inverter 150 is designed to be small.
상기 본 발명에 따른 시모스 출력 버퍼 회로의 동작을 수식으로 설명하면 다음과 같다.Referring to the operation of the CMOS output buffer circuit according to the present invention as follows.
여기서, 상기 RINM, RIPM, R210, R220, R310, R 320 는 상기 인버터(150) 내부의 엔모스 트랜지스터, 상기 인버터(150) 내부의 피모스 트랜지스터, 상기 제 1 스위칭소자(210), 상기 제 2 스위칭소자(220), 상기 제 1 충/방전부(310) 및 상기 제 2 충/방전부(320) 각각의 턴온 등가저항으로 1/(βn(Vgs,n-Vt))의 값을 가진다. 또한, C20, C30는 노드 N20과 노드 N30의 등가캐패시턴스로 ε0·εsio2 (W×L)/tOX 의 값을 가진다.Here, R INM , R IPM , R 210 , R 220 , R 310 , and R 320 are NMOS transistors in the inverter 150, PMOS transistors in the inverter 150, and the first switching device 210. ), 1 / (βn (V gs, n -Vt) as the turn-on equivalent resistance of each of the second switching element 220, the first charge / discharge unit 310, and the second charge / discharge unit 320. Has a value of). C 20 and C 30 are equivalent capacitances of the nodes N20 and N30 and have values of ε 0 · ε sio2 (W × L) / t OX .
상기 수학식 1과 상기 수학식 2에서 ΔtLH 과 ΔtHL 은 0.5ns 이상이면 본 발명의 시모스 출력 버퍼 회로에서 관통전류가 제거될 수 있고, 각각의 트랜지스터의 크기들은 상기 수학식 1과 상기 수학식 2로써 구할 수 있다.When Δt LH and Δt HL in Equation 1 and Equation 2 are 0.5 ns or more, the through current may be eliminated in the CMOS output buffer circuit of the present invention. Can be obtained by 2.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical idea of the present invention has been described in detail according to the above preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.
이상에서 상세히 설명한 바와 같이 본 발명은 회로가 스위칭하는 짧은 시간 동안에만 출력 구동회로의 피모스 및 엔모스 트랜지스터를 동시에 차단시키므로 시모스 출력 버퍼의 관통전류를 제거할 수 있고, 출력 버퍼 회로의 딜레이 시간도 줄일 수 있는 효과가 있다. As described in detail above, the present invention simultaneously cuts off the PMOS and NMOS transistors of the output driving circuit only during a short time during which the circuit is switched, thereby eliminating the through current of the CMOS output buffer, and also delaying the output buffer circuit. There is an effect that can be reduced.
도 1은 종래의 시모스 출력 버퍼의 회로도.1 is a circuit diagram of a conventional CMOS output buffer.
도 2는 도 1의 시모스 출력 버퍼의 동작 타이밍도.FIG. 2 is an operation timing diagram of the CMOS output buffer of FIG. 1. FIG.
도 3은 종래의 관통전류를 방지한 시모스 출력 버퍼의 회로도.3 is a circuit diagram of a CMOS output buffer preventing a conventional through current.
도 4는 본 발명의 일 실시예에 따른 시모스 출력 버퍼의 회로도.4 is a circuit diagram of a CMOS output buffer according to an embodiment of the present invention.
도 5는 도 4의 시모스 출력 버퍼의 동작 타이밍도.5 is an operation timing diagram of the CMOS output buffer of FIG. 4.
* 도면의 주요 부분에 대한 설명* Description of the main parts of the drawing
100 : 입력부 150 : 인버터100: input unit 150: inverter
200 : 경로제어부 300 : 충/방전부200: path control unit 300: charge / discharge unit
410 : 풀업소자 420 : 풀다운소자410: pull-up device 420: pull-down device
N20 : 풀업제어노드 N30 : 풀다운제어노드N20: Pull Up Control Node N30: Pull Down Control Node
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