KR19990046869A - Output buffer of semiconductor memory device - Google Patents
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Abstract
1. 청구범위에 기재된 발명이 속한 기술분야1. TECHNICAL FIELD OF THE INVENTION
본 발명은 반도체 메모리 소자의 출력버퍼링 장치에 관한 것임.The present invention relates to an output buffering device for a semiconductor memory device.
2. 발명이 해결하려고 하는 기술적 과제2. The technical problem to be solved by the invention
본 발명은, 기준전압 발생부로부터 출력된 신호, 출력감지신호, 및 출력 인에이블신호를 조합하여 상대적으로 저전압에서는 CMOS 형태가 되고, 상대적으로 고전압에서는 풀업(Pull-up)쪽을 NMOS 형태로 동작하여 스피드를 향상시킨 출력버퍼링 장치를 제공하고자 함.According to the present invention, the signal output from the reference voltage generator, the output detection signal, and the output enable signal are combined to form a CMOS at a relatively low voltage, and a pull-up is operated at an NMOS form at a relatively high voltage. To provide an output buffering device with improved speed.
3. 발명의 해결방법의 요지3. Summary of Solution to Invention
본 발명은, 공급전압의 전압레벨을 감지하여 공급전압의 전압레벨에 따른 제어신호를 출력하는 공급전압레벨감지부; 제어신호와 외부로부터 입력되는 입력신호 및 인에이블신호에 응답하여, 공급전압의 전압레벨이 상대적으로 클 때 출력단을 풀업시키는 제1 풀업부; 및 제어신호와 외부로부터 입력되는 입력신호 및 인에이블신호에 응답하여, 공급전압의 전압레벨이 상대적으로 적을 때 출력단을 풀업시키는 제2 풀업부를 포함한다.The present invention includes a supply voltage level detection unit for sensing the voltage level of the supply voltage and outputs a control signal according to the voltage level of the supply voltage; A first pull-up unit which pulls up an output stage when a voltage level of a supply voltage is relatively high in response to a control signal and an input signal and an enable signal input from the outside; And a second pull-up unit which pulls up the output terminal when the voltage level of the supply voltage is relatively low in response to the control signal and an input signal and an enable signal input from the outside.
4. 발명의 중요한 용도4. Important uses of the invention
본 발명은 반도체 메모리 장치의 출력버퍼 등에 이용됨.The present invention is used in the output buffer of the semiconductor memory device.
Description
본 발명은 반도체 메모리 소자에 관한 것으로, 특히 속도에 대한 영향을 감소시킬 수 있는 반도체 메모리 소자의 출력버퍼링 장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor memory devices, and more particularly, to an output buffering device of a semiconductor memory device capable of reducing the influence on speed.
종래의 반도체 메모리 소자의 출력버퍼 회로는 데이터의 출력시 상승 및 하강 기울기를 크게 하기 위하여 풀업 트랜지스터와 풀다운 트랜지스터의 크기를 크게 하였다.In the output buffer circuit of the conventional semiconductor memory device, the size of the pull-up transistor and the pull-down transistor is increased in order to increase the slope of the rise and fall of the data output.
도 1-1 및 도 1-2를 참조하여 종래의 반도체 메모리 소자의 출력버퍼를 설명한다.An output buffer of a conventional semiconductor memory device will be described with reference to FIGS. 1-1 and 1-2.
도 1-1을 참조하면, 종래의 반도체 메모리 소자의 출력버퍼 회로는 제2 입력단자(P2)를 통해 인가되는 감지증폭신호(sa)를 반전시켜 주기 위한 제1 반전 게이트(103)와, 제1 반전 게이트(103)를 통해 반전된 감지증폭신호(sa)와 제1 입력단자(P1)를 통해 인가되는 출력 인에이블신호(poe)를 입력하는 낸드 게이트(101)와, 낸드 게이트(101)의 출력을 반전시켜 주기위한 제2 반전 게이트(102)와, 출력 인에이블신호(poe)를 반전시키기 위한 제3 반전 게이트(104)와, 제3 반전 게이트(104)를 통해 반전된 출력 인에이블신호(poe)와 제1 반전 게이트(103)를 통해 반전된 감지증폭신호(sa)를 입력하는 노아 게이트(105)로 구성된다.Referring to FIG. 1-1, an output buffer circuit of a conventional semiconductor memory device includes a first inversion gate 103 for inverting a sense amplification signal sa applied through a second input terminal P2, and a first inversion gate 103. The NAND gate 101 for inputting the sense amplified signal sa inverted through the first inversion gate 103 and the output enable signal poe applied through the first input terminal P1, and the NAND gate 101. A second inverted gate 102 for inverting the output of the third inductor, a third inverted gate 104 for inverting the output enable signal poe, and an output enable inverted through the third inverted gate 104. And a NOR gate 105 for inputting the signal amplification signal sa inverted through the signal poe and the first inversion gate 103.
또한, 종래의 출력버퍼 회로는 전원전압과 접지사이에 직렬 연결되어 노아 게이트(105)의 출력신호가 게이트에 인가되고 소오스 단자를 통해 출력감지신호(sa)를 출력하는 제1 NMOS 트랜지스터(106)와 제2 반전 게이트(102)의 출력신호가 게이트에 인가되고 드레인 단자를 통해 출력감지신호(sa)를 출력하는 제2 NMOS 트랜지스터(107)를 구비하며, 제1 NMOS 트랜지스터(106)의 소오스와 제2 NMOS 트랜지스터(107)의 드레인에 연결된 제1 및 제2 저항(108, 109)과 콘덴서(110)로 구성된다.In addition, the conventional output buffer circuit has a first NMOS transistor 106 connected in series between the power supply voltage and the ground so that the output signal of the NOR gate 105 is applied to the gate and outputs the output detection signal sa through the source terminal. And a second NMOS transistor 107 for applying an output signal of the second inverting gate 102 to the gate and outputting an output sensing signal sa through a drain terminal, and a source of the first NMOS transistor 106. And a capacitor 110 and first and second resistors 108 and 109 connected to the drain of the second NMOS transistor 107.
상기와 같은 구성을 갖는 종래의 반도체 매모리 소자의 출력버퍼의 동작을 설명하면 다음과 같다.Referring to the operation of the output buffer of the conventional semiconductor memory device having the above configuration is as follows.
반도체 메모리 소자로 입력되는 어드레스가 변화되면 어드레스 전이신호가 발생되고, 어드레스 전이신호에 의해 출력 인에이블신호(poe)가 발생되어 출력버퍼를 인에이블 시키게 된다.When the address input to the semiconductor memory device is changed, an address transition signal is generated, and an output enable signal poe is generated by the address transition signal to enable the output buffer.
로우상태의 출력 인에이블신호(poe)가 인가되면, 노아 게이트(105)와 제2 반전 게이트(102)의 출력이 로우상태가 되어 제1 및 제2 NMOS 트랜지스터(106, 107)가 턴오프되며 출력버퍼 회로는 출력감지신호(sa)를 출력하지 못한다.When the output enable signal poe in the low state is applied, the outputs of the NOR gate 105 and the second inverted gate 102 go low to turn off the first and second NMOS transistors 106 and 107. The output buffer circuit does not output the output sense signal sa.
한편, 하이상태의 출력 인에이블신호(poe)가 인가되면, 감지증폭신호(sa)에 따라 노아 게이트(105)와 제2 반전 게이트(102)의 출력이 변하게 된다. 즉, 하이상태의 감지증폭신호(sa)가 인가되면 노아 게이트(105)의 출력이 하이가 되어 제1 NMOS 트랜지스터(106)가 턴온되며 출력단(OUTPUT1)을 통해 하이상태의 신호를 출력하고, 로우상태의 출력감지신호(sa)가 인가되면, 제2 반전 게이트(102)로부터 출력도 하이신호에 의해 제2 NMOS 트랜지스터(107)가 턴온되어 출력단(OUTPUT1)을 통해 로우신호를 출력한다.On the other hand, when the output enable signal poe in the high state is applied, the outputs of the NOR gate 105 and the second inverted gate 102 change according to the sense amplification signal sa. That is, when the sense amplification signal sa in the high state is applied, the output of the NOR gate 105 becomes high so that the first NMOS transistor 106 is turned on and outputs a high state signal through the output terminal OUTPUT1, and low. When the output detection signal sa of the state is applied, the second NMOS transistor 107 is turned on by the high signal from the second inversion gate 102 to output a low signal through the output terminal OUTPUT1.
상기와 같은 출력버퍼 회로는 풀업쪽에 NMOS 트랜지스터를 사용해 하이스윙을 작게하여 5V 제품에 사용하면 스피드를 증가시킬 수 있으나, 3V 제품에서는 VOH(Output High Voltage)에서 제공되는 기준전압(2.2V)을 만족하기가 어려운 문제점이 있었다.The output buffer circuit as described above can increase the speed by using the NMOS transistor on the pull-up side to reduce the high swing and use it for 5V products.However, in 3V products, the reference voltage (2.2V) provided by V OH (Output High Voltage) is increased. There was a problem that was difficult to satisfy.
도 1-2를 참조하면, 종래의 타 반도체 메모리 소자의 출력버퍼 회로는 제2 입력단자(P2)를 통해 인가되는 감지증폭신호(sa)를 반전시켜 주기 위한 제1 반전 게이트(103)와, 제1 반전 게이트(103)를 통해 반전된 감지증폭신호(sa)와 제1 입력단자(P1)를 통해 인가되는 출력 인에이블신호(poe)를 입력하는 낸드 게이트(101)와, 낸드 게이트(101)의 출력을 반전시켜 주기위한 제2 반전 게이트(102)와, 출력 인에이블신호(poe)를 반전시키기 위한 제3 반전 게이트(104)와, 제3 반전 게이트(104)를 통해 반전된 출력 인에이블신호(poe)와 제1 반전 게이트(103)를 통해 반전된 감지증폭신호(sa)를 입력하는 노아 게이트(105)와, 노아 게이트(105)의 출력을 반전시켜 주기 위한 제4 반전 게이트(111)로 구성된다.1-2, a conventional output buffer circuit of another semiconductor memory device may include a first inversion gate 103 for inverting a sense amplification signal sa applied through a second input terminal P2; NAND gate 101 for inputting the sense amplified signal sa inverted through the first inverted gate 103 and the output enable signal poe applied through the first input terminal P1, and the NAND gate 101. The second inverting gate 102 for inverting the output of the second, the third inverting gate 104 for inverting the output enable signal poe, and the output inverted through the third inverting gate 104. Noah gate 105 for inputting the sense signal signal inverted through the signal signal poe and the first inversion gate 103 and a fourth inversion gate for inverting the output of the noah gate 105 ( 111).
또한, 종래의 출력버퍼 회로는 제4 반전 게이트(111)의 출력신호와 제2 반전 게이트(102)의 출력신호가 각각 게이트에 인가되고 공통 접속된 드레인 단자를 통해 출력감지신호(sa)를 출력하고, 전원전압과 접지사이에 직렬 연결된 PMOS 트랜지스터(112) 및 NMOS 트랜지스터(107)의 드레인에 연결된 제1 및 제2 저항(108, 109)과 콘덴서(110)로 구성된다.In addition, in the conventional output buffer circuit, the output signal of the fourth inverted gate 111 and the output signal of the second inverted gate 102 are applied to the gate, respectively, and output the output sense signal sa through the common connected drain terminal. And a first and second resistors 108 and 109 and a capacitor 110 connected to a drain of the PMOS transistor 112 and the NMOS transistor 107 connected in series between the power supply voltage and the ground.
상기와 같은 구성을 갖는 종래의 반도체 매모리 소자의 출력버퍼의 동작을 설명하면 다음과 같다.Referring to the operation of the output buffer of the conventional semiconductor memory device having the above configuration is as follows.
로우 상태의 출력 인에이블신호(poe)가 인가되면 제2 및 제4 반전 게이트(102, 111)의 출력이 각각 로우 및 하이상태가 되어 NMOS 트랜지스터(107) 및 PMOS 트랜지스터(112)가 턴오프되어 출력버퍼 회로는 출력감지신호(sa)를 출력하지 못한다.When the output enable signal poe in the low state is applied, the outputs of the second and fourth inverting gates 102 and 111 are low and high, respectively, and the NMOS transistor 107 and the PMOS transistor 112 are turned off. The output buffer circuit does not output the output sense signal sa.
한편, 하이상태의 출력 인에이블신호(poe)가 인가되면, 출력감지신호(sa)에 따라 제2 및 제4 반전 게이트(107, 112)의 출력이 변하게 된다. 즉, 로우상태의 감지증폭신호(sa)가 인가되면, 제2 반전 게이트(107)의 출력이 하이상태가 되어 NMOS 트랜지스터(107)가 턴온되며, 이어 출력단(OUTPUT2)을 통해 로우신호를 출력하고, 하이상태의 감지증폭신호(sa)가 인가되면, 제4 반전 게이트(111)로부터 출력된 로우신호에 의해 PMOS 트랜지스터(112)가 턴온되어 출력단(OUTPUT2)을 통해 하이신호를 출력하게 된다.On the other hand, when the output enable signal poe in the high state is applied, the outputs of the second and fourth inverting gates 107 and 112 change according to the output detection signal sa. That is, when the sense amplification signal sa in the low state is applied, the output of the second inverting gate 107 becomes high to turn on the NMOS transistor 107, and then outputs a low signal through the output terminal OUTPUT2. When the sense amplifier signal sa in the high state is applied, the PMOS transistor 112 is turned on by the low signal output from the fourth inversion gate 111 to output the high signal through the output terminal OUTPUT2.
상기와 같은 출력버퍼 회로는 5V 제품에 사용시 풀업(Pull-up)쪽에 PMOS 트랜지스터를 사용해 풀스윙(Full swing)을 하면 하이상태에서 로우상태로 떨어질 때 스피드가 감소하는 문제점이 있었다.The output buffer circuit as described above has a problem in that when a full swing is performed using a PMOS transistor on a pull-up side when used in a 5V product, the speed decreases when it falls from a high state to a low state.
상기 문제점을 해결하기 위하여 안출된 본 발명은, 기준전압 발생부로부터 출력된 신호, 출력감지신호, 및 출력 인에이블신호를 조합하여 상대적으로 저전압에서는 CMOS 형태가 되고, 상대적으로 고전압에서는 풀업쪽을 NMOS 형태로 동작하여 스피드를 향상시킬 수 있는 반도체 메모리 소자의 출력버퍼를 제공하는데 그 목적이 있다.In order to solve the above problems, the present invention combines a signal output from the reference voltage generator, an output sensing signal, and an output enable signal to form a CMOS at a relatively low voltage, and a NMOS pull up at a relatively high voltage. It is an object of the present invention to provide an output buffer of a semiconductor memory device capable of improving speed by operating in a form.
도 1-1 및 도 1-2는 종래의 반도체 메모리 소자의 출력버퍼의 회로도.1-1 and 1-2 are circuit diagrams of an output buffer of a conventional semiconductor memory device.
도 2 는 본 발명의 실시예에 따른 반도체 메모리 소자의 출력버퍼의 회로도.2 is a circuit diagram of an output buffer of a semiconductor memory device according to an embodiment of the present invention.
도 3 및 도 4는 도 1-1 및 도 1-2의 동작 특성과 도 2의 동작 특성을 비교하여 나타내는 특성도.3 and 4 are characteristics diagrams comparing and comparing the operating characteristics of FIGS. 1-1 and 1-2 with those of FIG. 2.
*도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings
31 : 기준전압 발생부31: reference voltage generator
상기 목적을 달성하기 위한 본 발명은, 출력단을 구비한 출력 버퍼에 있어서, 공급전압의 전압레벨을 감지하여 상기 공급전압의 전압레벨에 따른 제어신호를 출력하는 공급전압레벨감지 수단; 상기 제어신호와 외부로부터 입력되는 입력신호 및 인에이블신호에 응답하여, 상기 공급전압의 전압레벨이 상대적으로 클 때 상기 출력단을 풀업시키는 제1 풀업 수단; 및 상기 제어신호와 외부로부터 입력되는 입력신호 및 인에이블신호에 응답하여, 상기 공급전압의 전압레벨이 상대적으로 적을 때 상기 출력단을 풀업시키는 제2 풀업 수단을 포함한다.According to an aspect of the present invention, there is provided an output buffer including an output stage, comprising: supply voltage level sensing means for sensing a voltage level of a supply voltage and outputting a control signal according to the voltage level of the supply voltage; First pull-up means for pulling up the output stage when the voltage level of the supply voltage is relatively large in response to the control signal and an input signal and an enable signal input from the outside; And second pull-up means for pulling up the output stage when the voltage level of the supply voltage is relatively low in response to the control signal and an input signal and an enable signal input from the outside.
도 2 는 본 발명에 따른 반도체 메모리 소자의 출력버퍼 회로 구성도를 나타낸다.2 is a block diagram of an output buffer circuit of a semiconductor memory device according to the present invention.
본 발명에 따른 반도체 메모리 소자의 출력버퍼 회로의 구성은 도 1-2의 출력버퍼 회로에 있어서, 제1 입력단자(P1)를 통해 인가되는 반전 반전 칩선택신호(csb)를 입력받아 3V 제품에서는 하이값을 출력하고 5V 제품에서는 로우값을 출력하는 기준전압 발생부(21)와, 기준전압 발생부(21)로부터 인가된 데이터, 제2 입력단자(P2)를 통해 인가되는 감지증폭신호(sa), 및 제3 입력단자(P3)를 통해 인가되는 출력 인에이블신호(poe)를 입력하기 위한 낸드 게이트(218), 및 낸드 게이트(218)의 출력신호가 게이트에 인가되고 드레인으로 출력하는 PMOS 트랜지스터(219)를 더 구비한다.In the output buffer circuit of the semiconductor memory device according to the present invention, in the output buffer circuit of FIGS. 1-2, the 3V product receives an inverting inverting chip selection signal csb applied through the first input terminal P1. The reference voltage generator 21 outputs a high value and outputs a low value in the 5V product, the data applied from the reference voltage generator 21, and the sense amplification signal applied through the second input terminal P2. ), And a NMOS gate 218 for inputting an output enable signal poe applied through the third input terminal P3, and an PMOS for outputting the output signal of the NAND gate 218 to the gate and outputting the drain. A transistor 219 is further provided.
기준전압 발생부(21)는 전원전압을 소오스에 연결하고 제1 입력단자(P1)를 통해 반전 칩선택신호(csb)를 게이트에 인가하여 드레인으로 출력하는 제1 PMOS 트랜지스터(211), 제1 PMOS 트랜지스터(211)의 드레인으로부터 인가된 출력신호를 소오스로 인가하여 드레인으로 출력하는 다이오드용 제1 PMOS 트랜지스터(212), 다이오드용 제1 PMOS 트랜지스터(212)의 드레인으로부터 인가된 출력신호를 소오스로 인가하여 드레인으로 출력하는 다이오드용 제2 PMOS 트랜지스터(213), 및 다이오드용 제2 PMOS 트랜지스터(313)의 드레인과 접지사이에 위치한 저항(214)을 구비한다. 또한, 다이오드용 제2 PMOS 트랜지스터(213)의 드레인으로부터 출력된 데이터를 버퍼링 하기위한 제1 내지 제3 인버터(215 ∼ 217)를 더 구비한다.The reference voltage generator 21 connects the power supply voltage to the source and applies the inverting chip select signal csb to the gate through the first input terminal P1 to output the drain to the drain. Output signals applied from the drains of the first PMOS transistor 212 for diodes and the first PMOS transistor 212 for diodes are applied to the source by applying the output signal applied from the drain of the PMOS transistor 211 to the source. A second PMOS transistor 213 for application and output to the drain, and a resistor 214 located between the drain and ground of the second PMOS transistor 313 for the diode. Further, first to third inverters 215 to 217 for buffering data output from the drain of the second PMOS transistor 213 for diodes are further provided.
상기와 같은 구성을 갖는 본 발명의 반도체 매모리 소자의 출력버퍼 의 동작을 설명하면 다음과 같다.Referring to the operation of the output buffer of the semiconductor memory device of the present invention having the above configuration as follows.
입력단자(p3)를 통해 로우상태의 출력 인에이블신호(poe)가 인가되면, 노아 게이트(105)와 제2 반전 게이트(102)로부터 로우신호가 출력되어 제1 및 제2 NMOS 트랜지스터(106, 107)가 턴오프되므로 본 발명의 출력 버퍼는 구동되지 않는다.When the output enable signal poe in a low state is applied through the input terminal p3, a low signal is output from the NOR gate 105 and the second inverting gate 102, so that the first and second NMOS transistors 106, 107 is turned off, so the output buffer of the present invention is not driven.
한편, 기준전압 발생부(21)로부터 기준전압신호가 출력되고, 하이상태의 출력 인에이블신호(poe)가 제3 입력단자(P3)를 통해 인가되면 제2 입력단자(P2)를 통해 인가되는 감지증폭신호(sa)에 따라 노아 게이트(105), 제2 반전 게이트(102) 및 낸드 게이트(218)의 출력이 각각 변하게 된다. 즉, 하이상태의 감지증폭신호(sa)가 인가되면, 노아 게이트(105) 및 낸드 게이트(218)로부터 하이신호 및 로우신호가 출력되어 제1 NMOS 트랜지스터(106)와 PMOS 트랜지스터(219)가 턴온되어 출력단(OUTPUT3)을 통해 하이신호를 출력한다.On the other hand, when the reference voltage signal is output from the reference voltage generator 21 and the output enable signal poe of the high state is applied through the third input terminal P3, the reference voltage signal is applied through the second input terminal P2. The outputs of the NOR gate 105, the second inverted gate 102, and the NAND gate 218 are respectively changed according to the sense amplification signal sa. That is, when the sense amplifier signal sa in the high state is applied, the high signal and the low signal are output from the NOR gate 105 and the NAND gate 218 to turn on the first NMOS transistor 106 and the PMOS transistor 219. And outputs a high signal through the output terminal OUTPUT3.
또한, 로우상태의 감지증폭신호(sa)가 인가되면, 제2 반전 게이트(102)로부터 출력된 하이신호에 의해 제2 NMOS 트랜지스터(107)가 턴온되어 출력단(OUTPUT3)을 통해 로우신호를 출력하게 된다.In addition, when the sense amplification signal sa in the low state is applied, the second NMOS transistor 107 is turned on by the high signal output from the second inversion gate 102 to output the low signal through the output terminal OUTPUT3. do.
기준전압 발생부(21)로부터 로우상태의 기준전압신호가 출력되면 감지증폭신호(sa)와 출력 인에이블신호(poe)에 상관없이 PMOS 트랜지스터(219)가 턴오프되어 출력버퍼는 풀업 및 풀다운을 제1 NMOS 트랜지스터(106) 및 제2 NMOS 트랜지스터(107)로 구성된다.When the reference voltage signal in the low state is output from the reference voltage generator 21, the PMOS transistor 219 is turned off regardless of the sense amplification signal sa and the output enable signal poe, and the output buffer pulls up and pulls down. It consists of a 1st NMOS transistor 106 and a 2nd NMOS transistor 107.
따라서, 하이상태의 출력 인에이블신호(poe) 및 감지증폭신호(sa)가 인가되면, 제2 반전 게이트(102)의 출력이 로우상태로 되어 제2 NMOS 트랜지스터(107)가 턴오프되며, 제1 NMOS 트랜지스터(106)만 동작하여 출력단(OUTPUT3)에 제1 NMOS 트랜지스터(106)는 VIN만큼 낮은 상태로 출력하게 된다.Therefore, when the output enable signal poe and the sense amplification signal sa in the high state are applied, the output of the second inversion gate 102 is turned low to turn off the second NMOS transistor 107. Only one NMOS transistor 106 is operated to output the first NMOS transistor 106 to the output terminal OUTPUT3 in a state as low as V IN .
한편, 하이상태의 출력 인에이블신호(poe)와 로우상태의 감지증폭신호가 인가되면, 노아 게이트(105)로부터 출력된 로우신호에 의해 제1 NMOS 트랜지스터(106)는 턴오프되고, 제2 반전 게이트(102)로부터 출력된 하이신호에 의해 제2 NMOS 트랜지스터(107)만 턴온되어 출력단(OUTPUT3)을 통해 로우신호를 출력하게 된다.On the other hand, when the output enable signal poe in the high state and the sense amplification signal in the low state are applied, the first NMOS transistor 106 is turned off by the low signal output from the NOR gate 105, and the second inversion is performed. Only the second NMOS transistor 107 is turned on by the high signal output from the gate 102 to output a low signal through the output terminal OUTPUT3.
상기와 같은 본 발명은 기준전압, 감지증폭신호(sa), 및 출력 인에이블신호(poe)를 조합하여 3V 제품에서는 CMOS 트랜지스터로 동작되고, 5V 제품에서는 NMOS 트랜지스터로 동작하여 속도를 향상시킬 수 있다.As described above, the present invention operates by combining a reference voltage, a sense amplification signal sa, and an output enable signal poe to operate as a CMOS transistor in a 3V product and an NMOS transistor in a 5V product to improve speed. .
따라서, 본 발명에 따른 반도체 메모리 소자의 출력버퍼 회로의 5V와 3V 제품에서 출력파형을 나타낸 결과, 도 3과 도 4에 도시된 바와 같은 향상된 효과를 갖는다.Therefore, as a result of output waveforms in the 5V and 3V products of the output buffer circuit of the semiconductor memory device according to the present invention, it has an improved effect as shown in Figs.
도 3은 5V의 전원전압이 인가될 경우에, 종래의 출력버퍼와 본 발명의 출력버퍼의 특성을 비교한 것이다.Figure 3 compares the characteristics of the conventional output buffer and the output buffer of the present invention when a power supply voltage of 5V is applied.
도 3에서, (a1)은 본 발명의 출력버퍼의 출력 특성, (b1)은 종래의 출력버퍼의 출력 특성이다.In Figure 3, (a1) is the output characteristic of the output buffer of the present invention, (b1) is the output characteristic of the conventional output buffer.
도 4는 3V의 전원전압이 인가될 경우에, 종래의 출력버퍼와 본 발명의 출력버퍼의 특성을 비교한 것이다.Figure 4 compares the characteristics of the conventional output buffer and the output buffer of the present invention when a power supply voltage of 3V is applied.
도 4에서, (a2)는 본 발명의 출력버퍼의 출력 특성, (b2)는 종래의 출력버퍼의 출력 특성이다.In Figure 4, (a2) is the output characteristic of the output buffer of the present invention, (b2) is the output characteristic of the conventional output buffer.
이상에서 설명한 본 발명은 본 발명이 속하는 기술분야에서 통상의 지식을 가진자에게 있어 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러가지 치환, 변형 및 변경이 가능하므로, 전술한 실시예 및 도면에 한정되는 것이 아니다.The present invention described above is capable of various substitutions, modifications, and changes within the scope without departing from the technical spirit of the present invention for those skilled in the art to which the present invention pertains, and thus is limited to the above-described embodiments and drawings. It is not.
상기와 같은 본 발명은, 기준전압, 감지증폭신호, 출력 인에이블신호을 조합하여 5V 제품에서는 NMOS 트랜지스터로 동작하여 종래의 출력버퍼(1-2)보다 속도가 향상되고, 3V 제품에서는 CMOS 트랜지스터로 동작되어 VOH(Output High Voltage)에서 제공되는 기준전압을 만족시키기 용이한 효과가 있다.As described above, the present invention combines a reference voltage, a sense amplification signal, and an output enable signal to operate as an NMOS transistor in a 5V product to improve speed than a conventional output buffer 1-2, and operate as a CMOS transistor in a 3V product. Therefore, it is easy to satisfy the reference voltage provided by V OH (Output High Voltage).
Claims (2)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970065022A KR19990046869A (en) | 1997-12-01 | 1997-12-01 | Output buffer of semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970065022A KR19990046869A (en) | 1997-12-01 | 1997-12-01 | Output buffer of semiconductor memory device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR19990046869A true KR19990046869A (en) | 1999-07-05 |
Family
ID=66095296
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| KR1019970065022A KR19990046869A (en) | 1997-12-01 | 1997-12-01 | Output buffer of semiconductor memory device |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR19990046869A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100472729B1 (en) * | 1998-12-22 | 2005-06-01 | 주식회사 하이닉스반도체 | Data output buffer |
-
1997
- 1997-12-01 KR KR1019970065022A patent/KR19990046869A/en not_active Application Discontinuation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| KR100472729B1 (en) * | 1998-12-22 | 2005-06-01 | 주식회사 하이닉스반도체 | Data output buffer |
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| WITN | Withdrawal due to no request for examination |