KR19990044515A

KR19990044515A - 고이득 모드와 저이득 모드를 갖는 펄스폭 변조디지털-아날로그 변환기

Info

Publication number: KR19990044515A
Application number: KR1019980701763A
Authority: KR
Inventors: 브루스 디 부크
Original assignee: 앤드류 크라이더; 퀀텀 코포레이션
Priority date: 1996-07-09
Filing date: 1997-07-08
Publication date: 1999-06-25
Also published as: EP0852850A1; WO1998001953A1; CA2230446A1; AU3516497A; CN1197556A; JPH11513223A; US5712636A; EP0852850A4

Abstract

펄스폭 변조 디지털-아날로그 변환기(10)가 디지털 제어 값(35)에 응답하여 고이득 모드와 저이득 모드 사이에 스위칭한다. 이 변환기는 프리 러닝 롤오버 카운터(45), 기준 레지스터(55) 및 비교기(60)를 포함한다. 비교기로부터의 펄스들은 2개의 경로로 분할되어, 공통 출력 노드(91)에 접속된 복수의 저항 소자들로 공급되는데, 한 경로는 스위치(20)를 포함한다. 스위치의 상태에 따라서, 네트워크의 출력 값은 그 입력을 따르거나 또는 그것의 부분이 되는데, 듀티 사이클 또는 출력 임피던스의 변화는 없다. 출력 노드는 용량성 소자(C1)에 접속됨으로써 아날로그 파형을 발생시키기 위한 로우 패스 필터를 형성할 수 있다.

Description

고이득 모드와 저이득 모드를 갖는 펄스폭 변조 디지털-아날로그 변환기

PWM D/A의 기능은 디지털 값들을 아날로그 파형으로 변환하는 것이다. 디지털 제어 값에 응답하는 전형적인 PWM D/A 변환기는, 기준 클로킹 신호에 기초하여, 리셋하기 전에 소정 수까지 (또는 소정 수로부터) 카운팅하는 사이클릭 카운터(cyclic counter)를 포함한다. 카운터의 각각의 증가 카운트 사이클이 비교기에 의해 디지털 제어 값과 비교된다. 비교기는 2-레벨 디지털 출력 신호를 발생시키는데, 그 신호는 카운터 값이 디지털 제어 값을 초과할 때 (또는 그 미만일 때) 어서트(assert)된다. 일반적으로, 비교기 출력 신호의 듀티 사이클은 레지스터에 유지되어 있는 디지털 제어 값을 조정함으로써 제어될 수 있다. 그 후 2-레벨 디지털 출력 신호는 로우 패스 필터링될 수 있고 그에 따라 비교기의 듀티 사이클의 함수인 진폭을 갖는 아날로그 파형이 생긴다.

고이득 모드와 저이득 모드를 모두를 갖는 출력을 갖는 펄스폭 변조 디지털-아날로그 신호 변환을 성취하는 하나의 종래 방법은 고이득 모드 중에 카운터와 비교기의 비트 폭을 증가시킴으로써 PWM D/A의 분해능(resolution)을 증가시키는 것이다. 저이득 모드 중에, PWM D/A의 출력은 증가된 비트 폭의 비례 범위에 걸쳐서 동작함으로써 실현될 수 있다. 그러나, PWM D/A의 증가된 분해능은 요구되는 디지털 회로의 복잡성을 증가시킨다. 게다가, 증가된 분해능은 비교기에 의해 발생된 2 레벨 디지털 출력 신호의 주파수를 감소시켜, PWM D/A 변환기의 응답 시간을 증가시킨다.

고이득 모드와 저이득 모드 모두를 갖는 출력을 갖는 펄스폭 변조 디지털-아날로그 신호 변환을 성취하는 또 하나의 종래 방법은 로우 패스 필터의 입력에서 합산될 수 있는 2개의 독립된 PWM D/A 채널들을 구현하는 것이다. 2개의 독립된 채널들의 합산 성분들은 하나의 채널은 고이득 모드 성분을 구현하고, 다른 채널은 저이득 모드 성분을 구현하는 것이다. 저이득 모드 중에는, 고이득 모드 채널이 하이 임피던스 상태에 놓이게 되어, 고이득 성분은 합산에서 제외된다. 저이득 모드 동작 중에 고이득 모드 채널은 디스에이블되지만, 그럼에도 고이득 채널로부터 방출되는 미소한 누설 전류들이 합산에 에러를 도입할 수 있다. 더욱이, 상술한 2개의 독립된 채널들을 채용함으로써 로우 패스 필터에 의해 실현되는 것과 같이 일정한 출력 임피던스를 유지하기가 어렵다.

따라서, 고이득 모드와 저이득 모드 모두를 갖고 실질적으로 일정한 출력 임피던스를 갖는 출력을 가진 펄스폭 변조 디지털-아날로그 신호 변환을 성취하는 방법에 대한 필요성이 아직까지 해결되지 않고 있다.

<발명의 요약>

본 발명의 하나의 주된 목표는 종래 기술의 한계와 결점을 극복하도록 출력 임피던스의 변화 없이 다중 이득 모드들을 제공하는 펄스폭 변조 디지털-아날로그 변환기를 제공하는 것이다.

본 발명의 원리에 따르면, 펄스폭 변조 디지털-아날로그 변환기가 디지털 제어 값에 응답하여 고이득 모드와 저이득 모드 사이에 스위칭한다. 이 변환기는 프리 러닝 롤오버 카운터(free-running rollover counter), 기준 레지스터 및 비교기를 포함한다. 비교기로부터의 펄스들은 2개의 경로로 나누어지며, 각각의 경로는 종래의 2-레벨 전압 출력 드라이버의 입력을 구동한다. 한 경로는 비교기 출력과 드라이버 입력 사이에 예를 들면 배타적-OR(XOR) 게이트를 포함하여 그 경로에 대한 비교기 출력 신호 레벨을 조건부로 반전시킨다. 양 경로는 공통 출력 노드에서 함께 접속된 복수의 저항 소자들로 공급된다. 스위치의 상태에 따라서, 네트워크의 출력 값은 듀티 사이클 또는 출력 임피던스의 변화 없이 그 입력을 따르거나 또는 그 부분이 될 것이다. 출력 노드는 용량성 소자에 접속됨으로써 아날로그 파형을 발생시키기 위한 로우 패스 필터를 형성할 수 있다.

본 발명의 하나의 이점은, 펄스폭 변조 디지털-아날로그 변환기가 그 저이득 모드에 있을 때 실현되는데, 저이득 모드에서 출력 노드에 형성된 로우 패스 RC 필터에 최소의 피크-피크 전압이 공급될 수 있어서, 변환기의 출력에서의 고주파 리플(ripple)이 최소화된다.

본 발명의 또 하나의 이점은, 바람직한 형태에서 스위치는 단일 XOR 게이트 소자를 포함할 수 있기 때문에 최소의 부가적인 스위칭 하드웨어 소자들을 필요로 하는 펄스폭 변조 디지털-아날로그 회로 구성에 이득 스위치 기능을 제공함으로써 실현된다.

저항 네트워크는, 고이득 모드 또는 저이득 모드에서, 하나 이상의 용량성 소자들에 더 접속됨으로써 입력 전압에 비례하는 진폭을 갖는 로우 패스 필터를 형성할 수 있다. 더욱이, 양 모드에서, 필터의 출력 임피던스는 실질적으로 일정하게 유지된다. 따라서, 필터의 시정수도 일정하게 유지될 것이며, 여기서 시정수 τ는 τ=RC로 정의되는데, R은 필터의 등가 저항을 정의하고 C는 필터의 등가 커패시턴스를 정의한다.

본 발명은 일반적으로 일정한 출력 임피던스를 유지하면서 고이득 모드와 저이득 모드 사이에 스위칭하는 스위칭 특성을 갖는 펄스폭 변조 디지털-아날로그(PWM D/A) 변환기에 관한 것이다.

도 1은 고이득 모드와 저이득 모드 사이에 스위칭하기 위한 스위칭 기능을 갖는 PWM D/A 변환기의 개략도.

도 2는 도 1의 개략도의 진리표.

도 3a는 고이득 모드에서의 도 1의 개략도의 부분도.

도 3b는 고이득 모드에서의 도 3a의 개략도의 등가 저항을 구동하는 등가 소스.

도 4a는 저이득 모드에서의 도 1의 개략도의 부분도.

도 4b는 저이득 모드에서의 도 4a의 개략도의 등가 저항을 구동하는 등가 소스.

도 5는 디스크 드라이브의 개략 상면도.

도 1은 본 발명의 원리를 도입한 PWM D/A 변환기(10)의 바람직한 실시예를 도시하고 있다. PWM D/A 변환기(10)는 레지스터(55)에 보유된 디지털 제어 값(15)에 응답한다. 변환기(10)는 경로(30) 상의 논리 값 B에 따라 고이득 모드와 저이득 모드 사이에 스위칭을 가능케 하는 스위칭 회로(20)를 포함한다. 이 예에서는 스위칭 회로(20)는 비교기(60)로부터 이어진 경로(25)로부터의 제1 입력 신호 A와 시스템 마이크로프로세서 또는 다른 제어 로직과 같은 독립된 제어 신호원(35)으로부터 연장된 경로(30) 상의 제2 입력 B를 수신하는 XOR 게이트로 구성되어 있다. 또한, 스위치(20)의 상태들은 도 2에 도시된 진리표(40)와 일치한다.

도 1의 PWM D/A 변환기(10)는 클로킹 신호(50)에 응답하여 리셋하기 전에 소정의 값까지 카운팅하는 사이클릭 카운터(45)를 더 포함한다. (현재는 카운터(45)로서 업카운터(up-counter)가 선호되지만, 다운카운터(down-counter)도 적합한 사이클릭 카운터로서 사용될 수 있다). 경로(15) 상의 디지털 제어 값은 시스템 마이크로프로세서(도시되지 않음)에 의해 발생될 수 있으며, 레지스터(55)에 저장된다.

각각의 동작 사이클 동안, 비교기(60)는 레지스터(55)에 보유된 디지털 제어 값을 사이클릭 카운터(45)의 카운트 값과 비교하여 2 레벨 디지털 출력 신호(65)를 발생시킨다. 도 1의 예에서 보다 상세하게는, 만일 카운터(45)의 카운트 값이 디지털 제어 값(15)을 초과하면, 비교기(60)는 예를 들면 도 3a 및 도 4a에 도시된 논리 참값 또는 "하이" 레벨(70)을 발생시킨다. 역으로, 만일 카운터(45)의 카운트 값이 디지털 제어 값(15)을 초과하지 않으면, 비교기(60)는 예를 들면 도 3a 및 도 4a에 도시된 논리 거짓값 또는 "로우" 레벨(75)을 발생시킨다. 따라서, 디지털 제어 값(15)은 본질적으로 비교기(60) 출력의 듀티 사이클을 규정한다.

비교기(60)로부터의 출력은 논리 상태 A를 경로(25)를 통하여 XOR 스위치(20)에 제공하고 전압 드라이버(62)에도 제공한다. 드라이버(62)는 경로(25) 상의 인입되는 논리 상태에 따라서 전압원 버스 Vref와 접지 사이에 출력을 스위칭한다. 이 예에서는 전압 드라이버(62)의 전압 스위칭 특성은 배타적-OR 게이트(20)의 출력 드라이버 특성과 동일하도록 선택된다.

복수의 저항 소자들(R1a, R2a)이 접속되어 병렬 출력 저항 네트워크(81)를 형성한다. 네트워크(81)는 액티브 드라이버(62)의 출력으로부터 저항(R1a)을 통하여 공통 노드(91)로 이어지는 제1 경로(85)를 갖는다. 네트워크(81)는 배타적-OR 게이트 스위치(20)의 출력으로부터 저항(R2a)을 통하여 공통 노드(91)로 이어지는 제2 경로(90)를 갖는다. 그리고, 공통 노드(91)는 커패시터(C1)에서 접지로 그리고 증폭기(130)로 이어지는 출력 경로를 제공한다. 저항기 소자들(R1a, R2a)은 상이한 저항 값들로 주어지고(이 상이성은 저이득 동작 모드를 제어함), 저항들(R1a, R2a)은 커패시터(C1)와 공동으로 작용하여 출력 경로(91) 상에 나타나는 신호에 대해 로우 패스 필터 기능(120)을 제공한다.

스위치(20)의 동작은 도 2의 진리표에 따른다. XOR 스위치(20)로의 경로(30)의 입력 레벨 B는 고이득 모드(B 입력이 로우)와 저이득 모드(B 입력이 하이) 사이에 스위칭하기 위한 스위치 제어를 제공한다. 고이득 모드 중에는, 경로(90) 상의 스위치 출력 상태 PWM A2는 경로(25) 상의 논리 상태 A와 동일하다. 저이득 모드 중에는, 경로(90) 상의 스위치 출력 상태 PWM A2는 경로(25) 상의 논리 상태 A (및 경로(85) 상의 논리 상태)의 논리적 보수(logical complement)이다.

고이득 모드에 있어서 도 3a 및 도 3b와 관련하여, 그리고 저이득 모드에 있어서 도 4a 및 도 4b와 관련하여 변환기(10)의 동작에 대해 더 예시하여 설명한다. 도 3a 및 도 3b의 고이득 모드에서는, XOR 게이트(20)는 도 2의 진리표에 의해 경로(25) 상의 비교기(60)의 논리 출력 레벨 A를 따르는 출력 상태를 갖는 것으로 보여진다. 따라서, 저항 네트워크(81)의 경로(85) 및 경로(90) 모두 비교기(60)에 의해 발생된 2 레벨 디지털 출력 전압(65)에 의해 병렬로 구동되는데, 한 경로는 전류원(62)을 통하여 구동되고, 다른 경로는 스위치(20)를 통하여 구동된다. 또한, 비교기 출력 레벨은 경로(85)와 경로(90)를 일제히 구동한다. 개방 회로(open-circuit) 부하 상태에서는, 그에 따라 저항 네트워크(81) 내에 전류가 최소한도 내지 전혀 흐르지 않게 되어, 네트워크(81)의 출력 레벨은 사실상 비교기(60) 출력 값을 따르며, 커패시터(C1)(만일 있다면)의 충전/방전에 의해 지연된다.

고이득 모드 중에는 2개의 동일한 신호들이 저항 네트워크(81)의 경로(85)와 경로(90)를 구동하기 때문에, 그 성분들은 이론적으로 도 3b에 도시된 바와 같이 단일 저항 소자(80b)를 구동하는 비교기 값들과 같은 특징을 갖는 단일 논리 소스(65)로 변형될 수 있다. 단일 저항 소자(80b)는 저항 네트워크(81)의 저항 소자들(R1a, R2a)의 병렬 조합의 등가 저항으로서 간주될 수 있다.

도 4a 및 도 4b에 도시된 바와 같이, 저이득 모드에서는 XOR 이득 스위치(20)는 그 출력 레벨이 비교기(60)의 출력 레벨의 보수인 상태가 된다. 따라서, 경로들(85, 90)에 공급되는 논리 레벨들은 주기가 동일하고 진폭은 같고 보수일 것이다. 네트워크(81)의 경로들(85, 90)은 더 이상 동일한 신호에 의해 구동되지 않기 때문에, 개방 회로 부하의 경우에도 네트워크(81)의 저항들(R1a, R2a)을 통하여 전류가 흐를 것이다. 따라서, 네트워크(81)의 출력 레벨은 저항 소자들(R1a, R2a)을 포함하는 직렬 네트워크의 공통 노드(91)에서의 전압 분할에 기초하여 비교기(60) 레벨에 비례할 것이다. 저항 소자들(R1a, R2a)의 저항 값들은 (R1a - R2a)/(R1a + R2a)의 저이득을 제공하도록 선택되며, 그 저항비는 0보다 크고 1보다 작아서, 1인 고이득 모드와 비교된다.

도 4b를 참조하면, 고이득 모드와는 대조적으로, 저이득 모드는 고이득 모드와 동일한 네트워크(81) 등가 저항을 갖지만, 등가 구동 전압(65b)은 출력 드라이버에 의해 공급되는 전압 레벨을 기준으로 할 것이다. 이 점에 있어서, 전압원 버스 Vref의 신호 임피던스는 대지 귀로(ground return path)와 동일한 것으로 간주된다.

비교기 출력 듀티 사이클에 따라서, 저항 네트워크(81)의 노드(91)에서의 전압은 상위 한계와 하위 한계를 갖는 복수의 전압들로 분할될 수 있다. 상위 한계와 하위 한계는 고이득 모드 중에 비교기 출력 전압의 피크 값들에 의해 규정된다. 그러나, 도 4a 및 도 4b의 저이득 모드 중에는, 그 한계들은 저항 네트워크 출력 노드(91)에서의 전압의 피크 값들에 의해 규정된다. 그 한계들 내에서 실현되는 전압 펄스들의 수는 카운터(45)와 비교기(60)의 비트 폭에 정비례한다. 보다 상세하게는, 전압 펄스들의 수는

2ⁿ

에 상당하며, 여기서 n은 카운터(45)와 비교기(60)의 비트 폭이다.

카운터(45)와 비교기(60)의 비트 폭은 일정하게 유지되기 때문에, 고이득 또는 저이득 모드들에서의 전압 펄스들의 수 또한 일정하게 유지될 것이다. 그러나, 전압 펄스들의 상위 한계와 하위 한계는 고이득 모드와 저이득 모드 사이에 실질적으로 상이할 것이다. 도 4b에 도시된 저이득 모드 한계 전압들은 전압 분할기(65b)의 피크 값들에 의해 규정되기 때문에, 저이득 범위(low gain range)는

2ⁿ

전압 펄스들을 갖는 보다 폭이 좁은 전압 범위를 포함하며, 여기서 n은 카운터(45)와 비교기(60)의 비트 폭과 같다.

회로(10)가 도 3a 및 도 3b의 고이득 모드에서 동작하는 동안에, 한계 전압들은 출력 드라이버들에 의해 공급되는 전압 레벨을 기준으로 하고 따라서 저이득 모드보다 폭이 넓은 다이내믹 전압 범위를 가질 것이며, 그것이 고이득 모드의 이점이다. 그러나, 양 모드는 동등한 수의 전압 펄스들을 포함할 것이다.

저항 네트워크(81)는, 고이득 모드 또는 저이득 모드에서, 용량성 소자(C1)에 또한 결합됨으로써 입력 전압에 비례하는 진폭을 갖는 아날로그 파형을 발생시키기 위한 로우 패스 필터(120)(도 1에 점선 외형선으로 표시됨)를 형성할 수 있다. 게다가, 양 모드에서 필터(120)의 임피던스는 일정하게 유지된다. 따라서, 필터의 시정수 또한 일정하게 유지되는데, 여기서 시정수 τ는 τ=RC로서 정의되며, R은 필터의 등가 저항을 정의하고, C는 필터의 등가 커패시턴스를 정의한다.

도 1에 도시된 PWM D/A 변환기(10)는, 고이득 모드는 거친 범위의 전압 진폭 펄스들을 제공하고 저이득 모드는 미세한 범위의 전압 진폭 펄스들을 제공하며, 펄스들의 수는 고이득에서 저이득으로, 또 그 반대로도 변하지 않게 되는, 고이득 모드와 저이득 모드 사이에 스위칭할 수 있는 능력 때문에 다양하게 응용될 수 있다.

도 1 및 도 5를 참조하면, 본 발명의 하나의 바람직한 응용은 필터의 출력으로부터의 아날로그 제어 파형을 디스크 드라이브(160)의 음성 코일 액추에이터 모터(voice coil actuator motor)(140)를 구동하는 서보 증폭기(130)에 공급하는 것이다. 음성 코일 모터(140)는 액추에이터 어셈블리(180)에 의해 운반되는 트랜스듀서(170)를 회전 자기 디스크(200)의 동심 데이터 트랙들(190) 위의 적소에 위치시키기 위한 것이다. 액추에이터 탐색 동작(actuator seeking operation)들(가속/감속) 동안에는, 액추에이터(180)를 목표 트랙(190)의 부근에 신속히 이동시키기 위한 거친 아날로그 포지셔닝 신호(analog coarse positioning signal)를 제공하도록 회로(10)의 고이득 모드가 이용된다. 일단 액추에이터(180)가 목표 트랙(190)의 범위 내에 들면, 트랜스듀서(170)를 목표 데이터 트랙(190)에 정확히 위치시키도록 미세한 포지셔닝 신호(fine positioning signal)를 출력하기 위하여 저이득 모드가 선택된다.

이상, 본 발명의 실시예를 설명하였으므로, 본 발명의 목적들이 충분히 달성되었음을 알 수 있을 것이며, 당 기술분야의 숙련자에게는 본 발명의 사상과 범위를 벗어나지 않고서 본 발명의 구성상의 많은 변형들 및 크게 다른 실시예들과 응용예들에 대한 생각이 떠오를 것임을 이해할 수 있을 것이다. 여기에 제시된 개시 내용과 설명은 순전히 예시적인 것이지 어떤 의미에서도 제한적인 것으로 의도된 것이 아니다.

Claims

이득 모드 제어 신호에 응답하여 고이득 모드와 저이득 모드 사이에 스위칭 수단을 갖는 디지털 제어 값에 응답하는 펄스폭 변조 디지털-아날로그 변환기에 있어서,

클로킹 신호에 응답하여 소정 값에 관련된 카운팅과 리셋팅을 반복적으로 실행하기 위한 롤오버 카운터(roll-over counter);

상기 디지털 제어 값과 상기 카운터 값을 비교하도록 접속되어 그에 응답하는 2-레벨 디지털 출력 신호를 발생시키기 위한 비교기;

상기 2-레벨 디지털 출력 신호를 수신하는 전압 출력 드라이버를 포함하며,

상기 스위칭 수단은 상기 이득 모드 제어 신호에 의해 제어되고 상기 2-레벨 디지털 출력 신호를 수신하여 상기 고이득 모드와 상기 저이득 모드 사이에 스위칭하고,

공통 출력 노드에 접속된 제1 및 제2 저항 소자들을 포함하되, 상기 제1 저항 소자는 상기 전압 드라이버의 출력에 접속되고, 상기 제2 저항 소자는 상기 스위칭 수단의 출력에 접속되며, 상기 출력 노드는 상기 펄스폭 변조 디지털-아날로그 변환기의 출력을 제공하는 것을 특징으로 하는 펄스폭 변조 디지털-아날로그 변환기.
제1항에 있어서, 상기 스위칭 수단은 상기 2-레벨 디지털 출력 신호를 수신하는 제1 입력을 갖고 상기 이득 모드 제어 신호를 수신하는 제2 입력을 갖는 배타적-OR 게이트를 포함하는 것을 특징으로 하는 펄스폭 변조 디지털-아날로그 변환기.
제2항에 있어서, 상기 네트워크는 상기 출력 노드에 접속된 하나 이상의 용량성 소자를 더 포함함으로써 고이득 모드와 저이득 모드 모두에서 일정한 출력 임피던스를 갖는 로우 패스 필터를 형성하는 것을 특징으로 하는 펄스폭 변조 디지털-아날로그 변환기.
제1항에 있어서, 상기 제1 및 제2 저항 소자들은 상기 고이득 모드 중에 동일한 진폭과 주기를 갖는 것을 특징으로 하는 펄스폭 변조 디지털-아날로그 변환기.
제1항에 있어서, 상기 제1 및 제2 저항 소자들(R1a, R2a)은, 1을 기준으로 하는 고이득 모드와 상대적으로, 0보다 크고 1보다 작은 (R1a - R2a)/(R1a + R2a)로 이루어진 저항 비에 따라서 상기 저이득 모드 중에 동일한 주기와 보수 진폭(complimentary amplitude)을 갖는 신호들을 수신하는 것을 특징으로 하는 펄스폭 변조 디지털-아날로그 변환기.
제3항에 있어서, 상기 네트워크의 출력은 상위 한계와 하위 한계를 갖는 복수의 전압 펄스들로 분할되며, 상기 한계들은 상기 고이득 모드 중에는 출력 드라이버들의 피크 출력 값들에 의해 한정되고, 상기 한계들은 상기 저이득 모드 중에는 상기 네트워크의 출력 노드에서의 피크 값들에 의해 한정되는 것을 특징으로 하는 펄스폭 변조 디지털-아날로그 변환기.
제6항에 있어서, 상기 상위 한계와 하위 한계 사이에 실현되는 전압 펄스들의 수는 수식 2ⁿ 에 의해 정의되며, 여기서 n은 상기 카운터와 상기 비교기의 비트 폭과 같은 것을 특징으로 하는 펄스폭 변조 디지털-아날로그 변환기.
제6항에 있어서, 상기 고이득 모드는 상기 공통 출력 노드에서 거친 범위(coarse range)의 전압 펄스들을 정의하는 것을 특징으로 하는 펄스폭 변조 디지털-아날로그 변환기.
제6항에 있어서, 상기 저이득 모드는 상기 공통 출력 노드에서 미세한 범위(fine range)의 전압 펄스들을 정의하는 것을 특징으로 하는 펄스폭 변조 디지털-아날로그 변환기.
제3항에 있어서, 상기 필터는 트랜스듀서를 운반하는 액추에이터 어셈블리를 회전 자기 디스크의 동심 데이터 트랙들 위의 적소에 위치시키기 위한 증폭기를 경유하여 디스크 드라이브의 음성 코일 모터(voice coil motor)에 더 접속될 수 있는 것을 특징으로 하는 펄스폭 변조 디지털-아날로그 변환기.
출력 노드를 갖는 2중 이득 모드 펄스폭 변조 디지털-아날로그 변환기에 있어서,

클록 소스로부터 수신된 클록 펄스들을 소정의 롤오버 값에 대하여 반복적으로 카운팅하기 위한 롤오버 카운터;

펄스폭 값을 보유하기 위한 레지스터;

상기 롤오버 카운터에 의해 도달된 카운트 값을 상기 펄스폭 값과 비교하도록 접속되고, 펄스폭 변조를 포함하는 2-레벨 논리 신호를 출력하기 위한 비교기 출력을 갖는 비교기;

상기 비교기 출력을 수신하여 버퍼링하기 위한 전압 출력 드라이버;

상기 비교기 출력을 수신하고 이득 모드 스위치 신호에 따라서 상기 비교기 출력을 선택적으로 통과시키기 위한 스위치;

상기 전압 출력 드라이버에 접속된 제1 저항 소자, 상기 스위치에 접속된 제2 저항 소자를 포함하는 저항 네트워크를 포함하되, 상기 제1 및 제2 저항 소자들은 상기 출력 노드를 형성하는 공통 노드에 접속되는 것을 특징으로 하는 2중 이득 모드 펄스폭 변조 디지털-아날로그 변환기.
제11항에 있어서, 상기 제1 및 제2 저항 소자들(R1a, R2a)은 0보다 크고 1보다 작은 저이득 저항 비 (R1a - R2a)/(R1a + R2a)에 따라서 저이득 출력 모드를 설정하며, 고이득 출력 모드는 1을 기준으로 하는 것을 특징으로 하는 2중 이득 모드 펄스폭 변조 디지털-아날로그 변환기.
제11항에 있어서, 상기 출력 노드에 걸쳐서 병렬로 접속된 용량성 소자를 더 포함함으로써, 상기 저항 소자들과 함께 출력 로우 패스 필터를 형성하는 것을 특징으로 하는 2중 이득 모드 펄스폭 변조 디지털-아날로그 변환기.
제13항에 있어서, 액추에이터 증폭기와 음성 코일 액추에이터를 더 포함하며, 상기 레지스터는 상기 음성 코일 액추에이터를 통과하는 전류를 제어하기 위한 펄스폭 값을 보유하는 것을 특징으로 하는 2중 이득 모드 펄스폭 변조 디지털-아날로그 변환기.
제14항에 있어서, 상기 변환기, 액추에이터 증폭기 및 음성 코일 액추에이터는 디스크 드라이브의 구성 요소들이며, 상기 디스크 드라이브의 컨트롤러는 상기 레지스터에 상기 펄스폭 값을 제공하고 상기 스위치에 상기 모드 스위치 신호를 제공함으로써 상기 디스크 드라이브의 트랙 탐색(track seeking) 동작 중에는 상기 변환기가 고이득 모드에서 동작하도록 하고, 상기 디스크 드라이브의 트랙 결정(track settling) 및 후속 동작 중에는 상기 변환기가 저이득 모드에서 동작하도록 하는 것을 특징으로 하는 2중 이득 모드 펄스폭 변조 디지털-아날로그 변환기.