KR19990037302A - 5-레벨 입력 신호에 응답하는 등화기 필터 유닛에 이용하는장치 및 방법 - Google Patents

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Abstract

정보가 복수의 레벨에서 엔코드되는 송수신기 유닛에서, 적응기 또는 등화기 유닛에 이용하는 업데이트 유닛은 승산기 유닛을 사용하지 않고 오류 신호들과 데이터 신호들의 합을 형성하는 장치(51-56)를 포함한다. 복수의 레벨은 5개의 신호 레벨들에 대하여 논리 신호 포멧(b2,b1,b0)에 의해 표현된다. 논리 신호 포멧 (b2,b1,b0)의 구성 요소들은 적절한 합을 제공하는 방식으로 오류 신호들을 처리하는 제어 신호를 제공한다. 전회의 계수 신호 Wn,t-1과 상기 장치(51-56)에 의해 발생된 합을 결합하는데 필요한 가산기 유닛이 유일한 연산 유닛이다.

Description

5-레벨 입력 신호에 응답하는 등화기 필터 유닛에 이용하는 장치 및 방법
일반적으로, 본 발명은 통신 시스템에서의 신호 처리에 관한 것으로서, 특히 적응기 또는 등화기 필터 회로에 의한 신호 처리에 관한 것이다. 등화기 필터 회로(equalizer filter circuits)나 적응 필터 회로(adaptive filter circuits)는 신호 전송시에 채널로 유입되는 일그러짐(distortion)을 보상하는데 사용된다. 특히, 본 발명은 모뎀 유닛에 이용 가능하다.
도 1에서는 본 발명을 유익하게 사용할 수 있는 송수신기 유닛의 블록도가 도시된다. 입력 신호(INPUT SIGNALS)가 심벌 엔코더 및 사이드 스트림 스크램블러 유닛(symbol encoder and side-stream scrambler unit, 11)으로 입력된다. 심벌 엔코더 및 사이드 스트림 스크램블러 유닛(11)으로부터의 출력 신호는 전송기 유닛 A(15) 및 전송기 유닛 B(13)로 입력된다. 전송기 유닛 A(15)로부터의 출력 신호는 하이브리드 유닛(18)로 입력되고, 전송기 유닛 B(13)로부터의 출력 신호는 하이브리드 유닛(17)로 입력된다. 하이브리드 유닛(17) 및 하이브리드 유닛(18)로부터의 출력 신호는 케이블(19)로 입력된다. 케이블(19)로부터의 신호는 하이브리드 유닛(17)를 통해 수신기 유닛 B(14)로 및 하이브리드 유닛(18)를 통해 수신기 유닛 A(16)로 전송된다. 수신기 유닛 A(16) 및 수신기 유닛 B(14)로부터의 출력 신호는 심벌 디코더 및 사이드 스트림 디스크램블러 유닛(symbol decoder and side-stream descrambler unit, 12)으로 입력된다. 심벌 디코더 및 사이드 스트림 디스크램블러 유닛(12)으로부터의 출력 신호가 송수신기로부터의 출력 신호(OUTPUT SIGNALS)이다.
전송기 유닛 A(15)에서, 입력 신호는 디지털 전송 필터 유닛(151)으로 입력된다. 디지털 전송 필터 유닛(151)으로부터의 출력 신호는 D/A 변환기 유닛(152)에 의해 처리되어 아날로그 전송 필터 유닛(153)으로 입력된다. 아날로그 전송 필터 유닛(153)의 출력 신호는 하이브리드 유닛(18)로 입력되는 전송기 유닛 A(15)의 출력 신호이다. 전송기 유닛 B(13)는 동일한 방식으로 구현된다.
수신기 유닛 A(16)와 관련하여, 하이브리드 유닛(18)으로부터의 출력 신호는 아날로그 수신 필터 유닛(168)에 의해 처리되어 A/D 변환기 유닛(167)로 입력된다. A/D 변환기 유닛(167)로부터의 출력 신호는 디지털 선형 순방향 등화기 유닛(166) 및 이득, 타이밍, 제어기 유닛(170)으로 입력된다. 디지털 선형 순방향 등화기 유닛(166)으로부터의 신호는 덧셈 네트워크(165) 및 이득, 타이밍, 제어기 유닛(170)으로 입력된다. 이득, 타이밍, 제어기 유닛(170)는 제어 신호를 VGA 유닛(169) 및 A/D 변환기 유닛(167)로 입력한다. 덧셈기 유닛(165)은 에코 제거기 유닛(161), 후속 제거기 유닛(164, NEXT canceller unit) 및 피드백 필터/노이즈 프레딕터 유닛(164)으로부터의 신호들도 수신한다. 덧셈기 유닛(165)으로부터의 출력 신호는 판단기 유닛(163)으로 입력된다. 판단기 유닛(163)은 출력 신호를 수신기 유닛 A(16)에 제공한다. 판단기 유닛(163)으로부터의 출력 신호는 피드백 필터/노이즈 프레딕터 유닛(164)에도 입력된다. 판단기 유닛(163)은 오류 신호를 에코 제거기 유닛(161), 후속 제거기 유닛(164) 및 디지털 선형 순방향 등화기 유닛(166)으로 입력한다. 에코 제거기 유닛은 수신기 유닛 A(16)와 관련된 전송기 유닛 A(15)로 입력되는 신호를 수신하며, 후속 제거기 유닛(162)은 후속 제거기 유닛(162)을 포함하는 수신기 유닛 A(16)와 관련되지 않는 전송기 유닛 B(13)로부터의 입력 신호를 수신한다. 수신기 유닛 B(13)는 수신기 유닛 A(16)와 동일한 방식으로 구현된다.
도 2에서는 도 1의 에코 제거기 유닛(161) 및 후속 제거기 유닛(162)을 실현하는데 사용될 수 있었던 적응 등화기 유닛(20)의 블록도가 도시된다. 등화기 유닛(20)은 N개인 복수의 스테이지를 포함한다. 등화기 유닛(13)의 각 스테이지 n은 지연 라인 Dn[지연 라인이 필터(20)의 작동에 필요하지 않기 때문에 지연 라인 D0은 점선으로 도시됨]을 포함한다. 모든 스테이지들의 지연 라인들 D0- DN-1은 직렬로 접속된다. 각 출력 라인 Dn의 출력 단자는 접속되며, 또한 후속 시퀀셜 지연 라인 Dn+1, n번째 스테이지와 관련된 승산기 유닛 Mn, 및 n번째 스테이지와 관련된 업데이트 유닛 Un의 입력 단자에도 접속된다. 또한, 승산기 유닛 Mn은 계수 신호 Cn을 수신한다. 계수 신호 Cn은 지연 라인 Dn의 오류 신호 e와 출력 신호에 응답하여 업데이트된 Un인 업데이트 유닛 Un에 저장된 신호 그룹이다. 오류 신호 e는 도 1에 도시된 판단기 유닛에서 처리된 각 신호 그룹의 결과로서 발생된다. 승산기 유닛 Mn에 형성된 지연 라인 Dn으로부터의 신호 Cn과 출력 신호의 합이 가산기 유닛 Am의 일단에 입력된다. 또한, 가산기 유닛 Am은 인접하는 필터 스테이지들 중 하나로부터 출력 신호를 수신한다. 가산기 유닛들 A0-AM-1은 가산 트리(adder tree)의 제1 스테이지이며, 나머지 가산기 유닛들은 소자(29)에 포함될 수 있다. 가산기 유닛들 A0-AM-1과 소자(29)를 포함하는 가산 트리의 출력 신호들은 데이터 아웃 신호들(X')이다.
승산기 유닛 Mn으로 인가된 신호들은 하기와 같다:
Xn은 지연 라인 Dn으로부터의 출력 신호이고; 그리고
Wn은 Wn,t= Wn,t-1+ μ * et* Xn,t의 수학식에 의해 주어지는데, 여기서 μ는 상수이다.
승산기 유닛의 출력 신호는 Wn,t-1* Xn,t의 수학식에 의해 주어진다.
상기 수학식들의 결과로서, 3가지 곱셈 연산이 등화기 필터의 각 스테이지 마다 요구된다. 그러나, 상수 μ의 선택은 시프트 오퍼레이션에 의해 곱셈 연산을 실행할 수 있는 유연성을 갖는데, 여기서 오퍼레이션은 장치가 아니다. 나머지 두개의 곱셈 연산은, 전형적인 곱셈 장치에 의해 실행될 때, 집적 회로 보드 상의 넓은 공간을 필요로 할 수 있다.
도 3에서는 업데이트 유닛(30)(Un)의 개략적인 블록도가 도시된다. 업데이트 유닛(30)는 필터 상수 μ, 오류 신호 et및 데이터 신호 Xn,t를 수신하는 승산기 유닛(31)를 갖는다. 이들 세개의 값에 의해 형성된 곱은 가산기 유닛(33)의 입력 단자로 인가된다. 또한, 가산기 유닛(33)의 입력 단자로 인가되는 것은 레지스터(32)에 저장된 앞서 형성된 계수 Wn,t-1이다. 가산기 유닛(33)의 출력 신호는 계수 Wn,t이다. 계수 Wn,t-1는 업데이트 유닛 Un과 같은 적응 필터의 동일 스테이지와 관련된 승산기 유닛 Mn으로 인가되고, 계수 Wn,t는 후속 계수 Wn,t+1을 발생시키는데 사용되는 레지스터(32)로 인가된다.
후술하는 바로부터 분명히 되겠지만, 오류 신호 e 및 데이터 신호 Xn은 복합 장치를 필요로 한다. 또한, 적응 등화기 필터 유닛의 각 스테이지는 승산기 유닛을 필요로 한다. 그러므로, 적응 등화기 필터를 실현하는 구성 요소들의 중요부 및, 그 결과로서의 송수신기 자체는 승산기 유닛들의 실현을 위한 것이다. 현대의 송수신기에서는, 정보가 5개의 신호 레벨로 포멧된다. 이들 신호 레벨들은 아날로그 신호들로 변환되어 전송 매체(케이블)에 의해 전송된다. 송수신기는 마찬가지로 엔코드된 신호들 및 복원된 원래의 5개의 레벨들을 수신한다.
그러므로, 상술한 송수신기 내의 적응 등화기 유닛에서 업데이트 유닛의 승산 연산을 수행하는데 필요한 구성 소자들의 개수를 감소시키는 장치 및 그와 관련된 방법이 필요하다.
본 발명에 따른면, 데이터 신호가 제한된 개수의 레벨들을 갖는다는 사실을 이용한 승산기 유닛을 제공함으로써 상술한 특징들 및 그 이외의 특징들이 달성된다. 상기 제한된 개수의 가능한 데이터 신호들을 이용함으로써, 이들 데이터 신호들은 승산되기 보다는 오류 신호를 처리하는데 이용된다. 오류 신호와 (제한된 개수의) 신호 레벨들의 곱을 제공하는 처리에 사용된 구성 소자들은 논리 유닛, 게이트 유닛, 지연 라인 및 가산기 유닛을 포함한다. 가산기 유닛 및 지연 라인은 전회의 계수 Wn,t-1과 판정된 오류 신호/데이터 신호 곱을 결합하는데 필요하다.
본 발명의 상기와 같은 특징들 및 그 이외의 특징들은 도면들과 관련하여 하기의 상세한 설명으로부터 이해될 수 있다.
도 1은 본 발명의 빠른 적응 등화기 회로에서 감소된 오류 비트 기술이 유리하게 실현될 수 있는 송수신기 유닛의 블록도.
도 2는 종래 기술에 따른 적응 등화기 필터 유닛의 블록도.
도 3은 종래 기술에 따른 적응 등화기 필터 유닛의 업데이트 유닛에 사용된 승산기 유닛을 도시한 도면.
도 4는 정보가 엔코드된 5개의 신호 레벨들을 표시하는 논리 비트 신호를 도시한 도면.
도 5a는 본 발명에 따른 업데이트 유닛에 이용하는 오류 신호들과 데이터 신호들의 곱을 형성하기 위한 장치의 개략적인 블록도.
도 5b는 도 5a에 도시된 실시예에서 장치 구성 소자를 대체할 수 있는 구성 소자를 도시한 도면.
* 도면의 주요부분에 대한 부호의 설명
11 : 심벌 엔코더 및 사이드 스트림 스크램블러 유닛
12 : 심벌 디코더 및 사이드 스트림 디스크램블러 유닛
13, 15 : 전송기 유닛
14, 16 : 수신기 유닛
17, 18 : 하이브리드 유닛
151 : 디지털 전송 필터 유닛
152 : D/A 변환기 유닛
153 : 아날로그 전송 필터 유닛
165 : 제거기 유닛
167 : A/D 변환기 유닛
도 1, 2 및 3이 종래 기술과 관련하여 설명되었다.
도 4에서는 논리 신호 내의 5개의 데이터 신호 레벨들을 표시하기 위한 포멧팅 구조가 도시된다. 상기 실시예에서, 5개의 송수신기 입력 신호 레벨들이 (+2, +1, 0, -1, -2)로 나타내어진다. 도 4에 도시된 포멧팅 구조는 2개의 보수 엔코딩 구조이다. +2 레벨은 (0,1,0)으로 표시되고, +1 레벨은 (0,0,1)로 표시되고, 0 레벨은 (0,0,0)으로 표시되고, -1 레벨은 (1,1,1)로 표시되고, -2 레벨은 (1,1,0)으로 표시된다.
도 5a에서는 본 발명에 따라서 계수 Wn,t를 제공하는 오류 신호(ERROR signal)와 데이터 신호의 곱을 형성하기 위한 장치가 도시된다. 오류 신호 e는 멀티플렉서 유닛(52)의 한 입력 단자 세트로 인가되며, (1 비트 좌측 위치) 시프트 유닛(51)을 통해 멀티플렉서 유닛(52)의 제2 입력 단자들로 인가된다. 데이터 신호 레벨을 표시하는 논리 신호 세트로부터 얻어진 제어 신호 (b1b0_)는 오류 신호 (X1)와 시프트된 오류 신호(X2) 사이에서 선택된다. 게이트 유닛(52)의 출력 신호들은 논리곱 게이트(53)의 제1 입력 단자 세트로 인가된다. 논리곱 게이트(53)의 두번째 단자는 자신에게 인가되는 논리 신호들 (b1+b2+b0)을 갖는다. 논리곱 게이트(53)의 출력 신호들은 게이트 유닛(55)의 제1 입력 단자 세트 및 배타적 논리합 게이트(54)로 인가된다. 배타적 논리합 게이트(54)의 두번째 단자는 논리 신호(b2)를 갖는다. 배타적 논리합 게이트(54)로부터의 출력 신호들은 멀티플렉서 유닛(55)의 제2 입력 단자 세트로 인가된다. 멀티플렉서 유닛(55)의 출력 신호의 선택은 논리 신호(b2)에 의해 결정된다. 멀티플렉서 유닛(55)로부터의 출력 신호들은 가산기 유닛(56)의 제1 단자 세트로 인가된다. 가산기 유닛(56)의 출력 단자들은 계수 신호 Wn,t를 제공한다. 이 Wn,t신호들은 가산기 유닛(56)의 제2 입력 단자 세트로 전회의 계수 신호들 Wn,t-1을 제공하는 지연 라인(57)으로 인가된다. 또한, 가산기 유닛(56)는 캐리-인 위치(carry-in position)에서 논리 신호(b2)를 수신한다. 배타적 논리합 게이트(54)는 도 5b에 도시된 바와 같이 인버터 유닛(58)으로 대체될 수 있다.
본 발명은 하기와 같은 방식으로 이해될 수 있다. 시프트 유닛(51)는 +2 레벨 또는 -2 레벨 중 어느 하나에 의해 요구되는 바와 같은 인자 2를 오류 신호들에 곱한다. +1 레벨 및 -1 레벨은 오류 신호들에 1이 곱해질 것을 요구하므로, 오류 신호들은 멀티플렉서 유닛(52)의 제2 단자 세트로 직접 인가된다. 제어 신호들(b1b0_)은 +/-2 레벨의 +/-1 레벨을 선택한다. 0 레벨 - 즉, b1+b2+b0=0 - 이 존재하지 않는다면, 논리곱 게이트(53)는 제1 입력 단자 세트로 인가된 신호들을 전달한다. 다음으로, b1+b2+b0=0 은 0 레벨을 표시하기 때문에, 이 조건이 사실일 경우에는 0 신호들이 논리곱 게이트(53)에 의해 전송된다. 배타적 논리합 게이트(54) 및 인버터 유닛(58)은 멀티플렉서 유닛(55)의 두개의 단자 세트에 보수 신호 세트를 제공한다. 보수 신호 정정 세트는 가산기 유닛(56)에서 실행된 덧셈에 필요하다. 결과 Wn,t가 멀티플렉서 유닛(55)에 의해 전송된 신호들 Wn,t-1및 신호들의 부호 모두에 의존하기 때문에, 논리 신호(b2)는 가산기 유닛(56)에 인가되어야 한다. 지연 라인(57)은 지연을 제공하고, 계수 신호들 Wn,t-1이 실행된 곱에 가산된다. 이와 같은 방식으로, 계수 신호들 Wn,t는 승산기 유닛이 없이도 실행될 수 있다.
본 발명의 장치 및 기술은 대칭 신호 레벨들에 의존한다. 본 발명의 장치는 시프트 유닛(51)과 승산기 유닛(52)을 제거함으로써 3개 레벨 데이터 신호 표시에 사용될 수 있다. 본 발명의 방법은, 레벨들이 인자 2 만큼 다른 크기들을 가질 때, 5개 이상으로 확장될 수 있다.
상술한 바와 같이, 본 발명의 장치 및 방법에 따르면, 송수신기 내의 적응 등화기 유닛에서 업데이트 유닛의 승산 연산을 수행하는데 필요한 구성 소자들의 개수를 감소시킬 수 있다.
본 발명이 양호한 실시예를 구체적으로 참조하여 설명되었지만, 본 발명에서 벗어남이 없이, 당 분야의 숙련된 기술자에 의해 다양한 변경들이 행해질 수 있으며, 양호한 실시예에서의 소자들의 등가 치환도 행해질 수 있음을 이해하여야 한다. 또한, 본 발명의 중심 기술에서 벗어남이 없이, 다양한 변형들이 특정한 상황 및 재료에 맞게 본 발명의 교시에 따라 행해질 수 있다.
상술한 바로부터 분명한 바와 같이, 본 발명의 어떠한 특징도 예시적으로 묘사된 특정한 사항에 제한되지 않으며, 다른 변형 및 적용이 당 분야의 숙련된 기술자에게 자명하도록 의도되었다. 따라서, 청구범위가 본 발명의 사상과 범위에서 벗어 나지 않는 모든 변형 및 적용을 포함하도록 의도되었다.

Claims (10)

  1. 적응 등화기 필터(adaptive equalizer filter)의 업데이트 유닛에서 계수 신호(coefficient signals)를 형성하는 장치 - 상기 장치는 복수의 신호 레벨을 갖는 데이터 신호와 오류 신호에 응답하고, 동일 부호의 0이 아닌 데이터 신호 레벨들은 인접한 데이터 신호 레벨과 인자 2(a factor of 2) 만큼 차이가 있음 - 에 있어서:
    상기 데이터 신호 레벨들과 동일한 크기를 가지는 중간 오류 신호들(intermediate error signals)을 제공하는 적어도 하나의 시프트 유닛(shift unit);
    현재의 데이터 신호를 표시하는 논리 신호들에 의해 결정된 중간 오류 신호를 선택하는 제1 선택 유닛;
    상기 중간 오류 신호의 보수인 보수 중간 오류 신호들(complementary intermediate error signals)을 제공하는 보수 유닛;
    상기 논리 신호들에 응답하여 상기 중간 오류 신호들 및 상기 보수 오류 신호들 중 하나로부터 제2 중간 오류 신호를 선택하는 제2 선택 유닛;
    지연 라인; 및
    현재의 데이터 신호를 표시하는 상기 논리 신호들 중 적어도 일부를 표시하는 제어 신호에 응답하여 상기 지연 라인에 저장된 지연 라인 신호들과 제2 중간 오류 신호를 가산하여, 상기 지연 라인 신호들을 대체하고, 상기 계수 신호를 제공하는 신호를 출력하는 가산기 유닛
    을 포함하는 장치.
  2. 적응 필터 유닛(adaptive filter unit)의 업데이트 유닛에서, 오류 신호와 데이터 신호 - 상기 각각의 데이터 신호는 복수의 레벨들 중 하나에 의해 표시됨 - 의 곱(product)을 형성하는 방법에 있어서:
    상기 오류 신호의 크기가 0이 아닐 경우에는 데이터 신호 레벨의 크기에 의해 결정된 양만큼 상기 오류 신호를 시프트하여 중간 신호를 형성하는 단계; 및
    상기 중간 신호에 대한 부호를 선택하고 전송하는 단계
    를 포함하는 방법.
  3. 제2항에 있어서, 상기 오류 신호가 0 신호(zero signal)일 경우에는 0인 중간 신호를 전송하는 단계를 더 포함하는 방법.
  4. 제3항에 있어서, 상기 중간 신호의 보수 신호를 형성하는 단계, 및
    상기 데이터 신호의 부호를 이용하여, 상기 중간 신호와 상기 보수 중간 신호 중에서 어느 하나를 선택하여 선택된 중간 신호를 제공하는 단계를 더 포함하는 방법.
  5. 제4항에 있어서, 상기 선택된 중간 신호의 부호에 따라서 전회에 형성된 계수 신호(coefficient signal)에 상기 선택된 중간 신호를 가산함으로써 계수 신호를 형성하는 단계를 더 포함하는 방법.
  6. 제5항에 있어서, 상기 계수 신호를 저장하는 단계 - 저장된 상기 계수 신호는 전회에 형성된(previously formed) 계수 신호가 됨 - 를 더 포함하는 방법.
  7. 적응 등화기 회로의 업데이트 유닛에서 계수 신호 - 상기 계수 신호는 오류 신호와 데이터 신호의 곱이며, 상기 데이터 신호는 복수의 레벨을 가짐 - 를 형성하는 장치에 있어서:
    오류 신호에 응답하여 데이터 신호 레벨의 크기와 상기 오류 신호의 곱인 중간 신호를 제공하는 시프트 유닛;
    보수 신호를 형성하는 인버터 유닛;
    상기 데이터 신호의 부호에 응답하여 상기 보수 신호와 상기 중간 신호 중에서 선택하여 선택된 중간 신호를 제공하는 선택 유닛;
    저장 유닛; 및
    상기 저장 유닛에 저장된 신호와 상기 선택된 중간 신호에 응답하여 상기 저장 유닛에 인가되는 계수 신호를 제공하는 가산기 유닛
    을 포함하는 장치.
  8. 적응 등화기 회로의 업데이트 유닛에서 계수 신호 - 상기 계수 신호는 오류 신호와 데이터 신호의 곱이며, 상기 데이터 신호는 복수의 레벨을 가짐 - 를 형성하는 장치에 있어서:
    오류 신호에 응답하여 데이터 신호 레벨의 크기와 상기 오류 신호의 곱인 적어도 하나의 중간 신호를 제공하는 시프트 유닛;
    상기 레벨 신호에 응답하여 상기 오류 신호, 상기 하나의 중간 신호 및 0 신호 중 하나를 부호와 함께 선택하여 선택된 신호를 제공하는 선택 유닛;
    상기 선택된 신호를 후속하는 전회의 계수 신호(next previous coefficient signal)에 가산하여 상기 계수 신호를 제공하는 가산기 유닛; 및
    상기 계수 신호를 저장하는 - 이후에, 상기 저장된 계수 유닛은 상기 후속하는 전회의 계수 유닛을 제공함 - 저장 유닛
    을 포함하는 장치.
  9. 제1항에 있어서, 상기 복수의 레벨들은 5개의 레벨들로 구성되는 장치.
  10. 제9항에 있어서, 상기 5개의 레벨들은 (2, 1, 0, -1, -2)로 나타내어지는 장치.
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