KR19990036983A - 반도체 소자 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 GaN(질산 갈륨) 표면이 실체적 및 원자적으로 청결(substantially atomically clean)하며, 실체적 및 원자적으로 배열(substantially atomically ordered)된 이와 같은 GaN의 제작을 포함하는 방법에 의하여 GaN 표면 상에 형성된 양질의 옥사이드 층(oxide layer)에 관한 것이며, 특히, 본 발명은 GGG(갈륨 가돌리니움 가넷(gallium gadolinium garnet) 증발원(evaporation source)으로부터 기화체(evaporant)에 표면을 노출시키는 것을 포함한다. GaN/옥사이드 화합물(GaN/oxide combination)을 포함하는 MOS 구조들은 전하 축적(accumulation) 및 감손(減損)(depletion)뿐만 아니라, 낮은 전류 유출을 나타낸다.

Description

반도체 소자 및 그 제조 방법
본 발명은 금속 산화물 반도체(Metal Oxide Semiconductor : MOS) 구조의 소자(article)들 및 이와 같은 소자들을 만드는 방법에 관한 것이다.
최근의 전력 전자 장치(power electronics)는 실리콘-기반(silicon-based)으로 되어 있다. 최근의 실리콘 기술이 최근의 필요에 충족될 수 있을 지라도, 2000년 이후에 고전력 전자 장치(high-power electronics)에 예상되는 요구 사항(anticipated requirement)들은 너무나 다루기 어렵기 때문에, Si-기반(Si-basde)의 기술로는 이와 같은 요구 사항을 충족 시킬 수 없을 것으로 여겨진다. 이와 같은 요구 사항들 중에는 열적 안정성(thermal stability), 속력(이동도(mobility) 및 포화 속도(saturation velocity)) 및 높은 항복 전계(breakdown field)등이 있다.
앞으로의 요구 사항들을 충족시키기 위한 Si-기반 전력 전자 장치(예, 다이오드(diode), 트라이스터(thyristor), 게이트 턴-오프 트라이스터(gate turn-off thyristor), 금속 산화물 반도체 전계 효과 트랜지스터(Metal Oxide Semiconductor Field Effect Transistor : MOSFET))의 예상되는 오류의 관점에서 보면, 앞으로의 요구 사항들을 충족시키기 위하여, 이와는 다른 가능한 기술들이 연구되어지고 있으며, 광 대역 차이(wide bandgap)를 이용한 반도체가 전도 유망하다. 주로 경쟁 관계에 있는 두 반도체의 물리적인 특성과 유용성을 비교하는 것은 이 SiC(탄화 실리콘)과 GaN(질화 갈륨)이 전력 전자 장치에 가장 바람직한 높은 대역 차이를 갖는 반도체이며, 그 중에서도 특히, 그들이 뛰어난 항복 특성(breakdown property) 및 전송 특성(transport property)을 갖는다는 것을 의미한다.
전력 디바이스(device)는 SiC-기반 또는 GaN-기반 기술에서 충족될 수 있기 이전에, 많은 공정 상의 문제들을 해결해야만 한다. 이들 중에서 두드러진 문제는 반도체 상에서의 옥사이드 층(oxide layer)을 성장시키는 것이며, 이와 같이 요구되는 인터페이스(interface) 요구 사항들이 충족되어야 한다.
양질의 옥사이드의 성장(growth of high qulity oxide)은 SiC 상에 증명되어 왔다. 예로, 류 에스(S. Ryu) 등의 1997년 5월의IEEE Electron Device Letter, Vol. 18(5), P. 194,를 참조하여 주기 바란다. 그러나, 고 품질의 옥사이드를 GaN 상에 성장시키는 것은 지금까지는 불가능하였었다. 따라서, 이와 같은 옥사이드를 GaN 상에 성장시키는 유용한 기술을 보유한다면 이는 매우 바람직할 것이다. 본 특허 출원은 GaN 상의 이와 같은 옥사이드 층을 포함하는 소자(article) 뿐만 아니라, 이와 같은 기술을 개시하고 있다.
도 1은 본 발명에 따른 MOS 구조를 도시한 개략도,
도 2 및 도 3은 본 발명에 따른 예시적인 MOS 구조에 사용되는 전자 데이터의 그래프를 도시한 도면,
도 4는 본 발명에 따른 예시적인 디바이스, 즉, GaN 기반 MOSFET를 도시한 개략도,
도 5 및 도 6은 두 개의 상이한 기판 온도에 따른 산화물 구성을 도시한 그래프.
도면의 주요 부분에 대한 부호의 설명
10 : MOS 구조 11 : 유전체 기판
12 : GaN 층 13 : Ga-Gd-옥사이드 층
14 : 금속 접촉층 40 : Al2O3기판,
41 : p-형 GaN 몸체 42 : n-형 소스
43 : 드래인 영역 44 : 옴 드래인
45 : 소스 접점 46 : Ga-Gd-옥사이드
47 : 금속 게이트 접점 48 : 필드 옥사이드
49 : 격리 주입 영역
용어 해설 및 정의
반도체 표면 상에 "양질의" 옥사이드에 관해서 말하자면, 본 명세서의 옥사이드는 다이오드 전압의 변화량(variation)에 의해서 반도체 표면 전하(charge)의 변화(modulation)를 인가하는 옥사이드를 의미한다.
본 명세서에서 "Ga-Gd-옥사이드"(또는 "Gd-Ga-옥사이드)는 Ga, Gd 및 산소(oxygen)를 함유한 혼합 산화물이며, 산소의 양은 Ga2O3및 Gd2O3의 혼합물에 대응하는 정규 조성(stoichiometric) 양이 되어야 하는 것이 필연적인 것은 아니다. 실제로, 산소의 양은 전형적인 정규 조성 비율 이하이다.
"실체적 및 원자적으로 청결한(substantially atomically clean)" 표면에 대하여 설명하면, 본 명세서에의 표면은 1%미만(바람직하게는 0.1% 보다 적은)의 단층 불순물 원자(impurity atom) 범위(impurity atom coverage)를 가지는 표면을 의미한다. 불순물 원자 범위(impurity atom coverage)의 정도는 알려진 기법(XPS)에 의하여 측정될 수 있다. 예로, 피아네타 피(P.Pianetta) 등의Phys.Rev.Letter, Vol.35(20), p.1354(1975년)를 참조하기 바란다. 이 조건은 전형적으로 필요 조건(conditions)을 의 값이 고작해야 100 랭뮤어(Langmuir)만 되어도 충족시키며, 여기서, p(t)는 불순물 부분 압력(impurity partial pressure)이고, tc는GaN 표면으로부터 불순물을 제거 완료한 시간이며, tm은 GaN 표면상의 Ga-Gd-옥사이드의 제 1 단층(first monolayer)을 완료한 시간이다. "랭뮤어"는 표면 노출을 통상적으로 측정하는 단위, 즉, 1 x 10-6토르, 초(Torr, second)이다.
표면 재구성(surface reconstruction)이 수행되는 경우, 본 명세서에서의 표면은 "실체적 및 원자적으로 배열(substantially atomically ordered)"된다. 표면 재구성을 수행하는 수단은 통상적이다.
본 발명은 반도체 제품을 구성하는 소자, 예로, 다이오드, 트라이스터, MOSFET 내에서 구현된다. 이 반도체 제품은 반도체 몸체(semiconductor body)의 주 표면(majer surface) 상에 옥사이드 층을 포함한다. 전형적으로, 이 제품은 또한, 옥사이드 층 상에 금속층을 포함한다.
두드러지게, 반도체 몸체는 GaN으로 이루어진 몸체(전형적으로는, 단결정(single crystal) GaN 몸체)이며, 옥사이드 층은 양질의 Ga-Gd-옥사이드 층을 포함한다.
본 발명은 반도체 몸체의 주 표면 상에 옥사이드 층으로 구성되는 반도체 소자를 포함하는 소자를 만드는 방법으로도 구현된다. 두드러지게, 반도체 몸체는 GaN으로 이루어진 몸체이며, 이 방법은 주 표면을 Ga5Gd3O12의 증발원(evaporation source)으로부터의 기화체(evaporant)에 노출시킴으로써, GaN 몸체의 주 표면 상에 옥사이드 층을 형성시키는 것을 포함하며, 이와 같이, 양질의 Ga-Gd-옥사이드가 형성된다. 이와 같은 양질의 Ga-Gd-옥사이드를 얻는 것은 원자 청결이 적어도 Ga-Gd-옥사이드의 제 1 단층이 GaN 표면 상에 형성되기 전까지는 유지되면서, 전형적으로 이 표면의 최소한 관련된 부분이 실체적 및 원자적으로 청결하며, 실체적 및 원자적으로 배열된 이와 같은 GaN 표면의 처리(processing)를 필요로한다.
본 발명은 GaN 상에 양질의 옥사이드를 성장시키는 데에 사용할 수 있는 GaAs 상에 양질의 디바이스(device) 질을 가지는 옥사이드를 성장시키는 최근에 발견된 방법과 유사한 방법의 발견에 관한 것이다. 이는 GaAs 와 GaN 간의 화학적(camical)이고 물리적(physical)인 특성내의 중요한 상이함의 관점에서 기대되지 않았던 발견이라고 여겨진다. 예로, 전자는 공유적으로 결합(covalently bonded)하고, 입방 대칭(cubic symmetry) 구조를 갖지만, 그러나, 후자는 이온 결합(ionically bonded)하며, 육각 대칭 구조(hexagonal symmetry)를 갖는다. 예로, 쿠틴 에스(S. Kurtin) 등의Physical Review Letter, Vol. 22(26),p.1433(1969)를 참조하기 바란다.
GaAs 상에 옥사이드를 성장시키는 방법에 대하여 보면, 예로, 미국 특허 제 5,555,089호 및 5,451,548을 참조하고, 미국 특허 출원 제 08/408,678, 08/741,010 및 08/804,782를 참조하기 바라며, 상기 모든 특허는 참조 번호에 의하여 본 명세에 혼합된다.
본 발명에 따른 이 방법의 중요한 특징은:
a) GaN 몸체를 제공한다.
b) 실체적 및 원자적으로 청결하며, 실체적 및 원자적으로 배열된 이 표면의 최소한의 관련된 일부분인 이와 같은 주 표면을 제작한다.
c) 이와 같이, 옥사이드의 제 1 단층은 불순물 원자가 1%의 표면 범위에 도달하기 전까지, 그리고, Ga-Gd-옥사이드 층의 성장이 바람직한 두께에 도달하기 전까지 Ga5Gd3O12의 증발원으로부터 기화체에 원자적으로 청결하고 이와 같이 배열된 표면 일부분을 노출시키는 것을 포함하는 공정에 의하여 옥사이드 층을 형성한다.
GaN 몸체는 일반적으로 전형적인 (0001) 지향성을 가지거나, 또는, (0001) 지향성에 가까운(즉, 대략 5°이내의) 주 표면을 가지는 단결정 몸체일 것이다. GaN 몸체가 몸체(예, 웨이퍼)에 의하여 분할될 수 있지만, 대부분의 경우 GaN 몸체는 단결정 기판(예, Al2O3기판) 상의 단결정 층일 것이다. 이와 같은 조합은 상업적으로 사용가능하며, 당업자에게는 잘 알려져 있다.
본 발명에 따른 이 방법의 중요한 특징은 GaN 몸체 주 표면을 제작하는 것인데, 이와 같이, 이 표면에 최소한 관련된 일 부분이 실체적 및 원자적으로 청결하고 실체적 및 원자적으로 배열된다. 이 방법은 어떤 적절한 기법(예, 초고전압(Ultra High Voltage : UHV) 내에서, 예를 들어, 10-8Torr이하의 압력으로 클리빙(cleaving)한다.)에 의하여 성취될 수 있다. 바람직한 기법은 천연 옥사이드(native oxide) 및 다른 불순물들이 결국, 실체적으로 이 표면으로부터 완전히 제거되며, 그리고, 표면이 재구성되는 결과를 초래하는 충분한 시간 동안 UHV 내에서 GaN 몸체를 가열시키는 것을 포함한다. 바람직하게, 이 표면의 상태는 원래의 환경, 예로, 고에너지 전자 회절 반사(reflection high energy electron diffraction : RHEED) 환경하에서 감시된다. GaN 몸체의 온도는 전형적으로 530℃-640℃, 예로, 580℃의 범주에 있을 것이며, 이 온도에 머무르는 시간은 전형적으로 1분에서 1시간, 예로, 5분동안 머무를 것이다. 탈리실(desorption chamber)에서의 압력은 전형적으로 10-8Torr의 압력이하, 예로, 10-10Torr가 될 것이다.
본 발명에 따른 이 방법에서의 앞으로의 중요한 특징은 실체적 및 원자적으로 청결하고 이와 같이 배열된 GaN 표면 상에 옥사이드 층을 원상태(즉, 대기에 노출시키지 않은 상태)로 부착한다는 것이다. 이와 같은 부착은 불순물 제거와 마찬가지로 동일한 진공실(vacuum chamber)에서 수행될 수 있다.
본 발명에 따른 이 방법의 또 하나의 중요한 특징은 부착 방법 및 재료를 선택하는 데에 있다. 다른 재료를 사용하고자 하는 노력에도 불구하고, 현재까지의 최선의 결과는 단결정 갈륨 가돌리니윰 가닛(single crystal gallium gadolinium garnet : GGG : Ga5Gd3O12)으로부터 나온 e-빔(e-beam) 부착에 의하여 얻어진다. 그러나, 또 다른 허용 가능한 부착 기법 및/또는 부착 재료가 후에 발결될 수 있음을 배제할 수 없다. 실체적 및 원자적으로 청결한 GaN 표면을 필요로 하는 관점에서, 이와 같은 기법이 UHV와 양립하여야함은 확실하다. 또한, 부착 재료는 tm시간 동안 많아야 1%의 불순물 범위가 적층되어야 하는 요구 조건과 양립하여야만 할 것이다. 이는 열을 가하여 녹인 불순물의 상당한 양을 방출하지 않는 부착 재료가 필요함을 의미한다. 단결정 GGG는 다결정질(polycrystalline) GGG같은 재료일 수 있으며, 그리고, Ga-옥사이드를 방출하는 가능한 다른 고밀도 재료일 수 있다.
상술한 특허 출원 제 08/804,782호에서 상세하게 설명된 바와 같이, 부착되는 Ga-Gd-옥사이드 박막의 조성(composition)은 기판 온도에 의하여 좌우된다. 전적으로 온도에 좌우되는 Ga:Gd 비율을 보여주는 본 명세서의 도 5 및 도 6을 참조하여 주기 바란다. 기판 온도는 옥사이드를 부착하는 동안 전형적으로 20℃-650℃의 범위를 가지며, 최근에는 400℃-600℃ 사이가 바람직하다.
옥사이드 부착을 끝내자 마자, 접촉 금속(contact metal)은 일반적으로 옥사이드 상에 예로, 쉐도우 마스크(shadow mask)에 의하여 부착된다. 이와 같은 부착은 통상적이어서 상세한 설명을 필요로 하지 않는다. 예로, 접촉 금속은 옥사이드로부터 Pt/Ti/Pt/Au의 순서로 위치한다.
통상적인 전자 측정(electrical measurement)은 본 발명에 따른 전형적인 MOS 구조상에서 수행된다. 이 측정은 본 발명에 따른 MOS 구조가 MOS 디바이스에 대한 기본적인 요구 조건을 충족시킴을 성립하는 데, 이는 즉, 순방향 및 역방향 바이어스(forward and reverse bias)에서 낮은 유출 전류 및 뛰어난 전하 변화(charge modulation)를 가짐을 의미한다.
도 1은 본 발명에 따른 전형적인 MOS 구조(10)를 개략적으로 도시하며, 여기서, 11-14까지의 수는 각각 유전체 기판(예, Al2O3), GaN 층, Ga-Gd-옥사이드 층, 금속 접촉층을 지시한다. 그리고, 전기적인 접촉도가 표시된다.
도 2는 n-형(Si 도핑된) GaN 상의 전형적인 MOS 구조에 사용되는 캐패시턴스(capacitance) 대 전압을 도시한다. 이 도면은 상이한 주파수에서의 전압 변화의 응답으로 발생하는 축적(양)(accumulation)에서 감손(減損)(depletion)(음)으로의 뛰어난 전하 변화를 보여준다. 전형적인 SiO2/Si MOS 구조로부터의 구분에서, 반대의 경우는 고찰되지 않았으며, 될 수 있는 한, GaN의 이온 결합의 결과로서, 매우 긴 반송자 수명(carrier lifetime)을 가질 수 있을 것이다. 예로, 쿠틴(Kutin) 등의 앞에 인용한 책을 참조한다.
도 3은 도 2의 MOS 구조에 사용되는 전류 대 전압을 도시한다. 이 도면은 대략 ±4 volt까지의 순방향 바이어스 및 역방향 바이어스에서 매우 낮은 유출 전류를 보여주며, 반대로, 샤키 접촉(Schottky contact)에서는 0.7V 근방에서 턴온될 것이다.
상술한 MOS 구조는 전압 제어 캐패시터로서 단독으로도 유용하지만, 능동 상태에서는 더 유용하며, GaN-기반 전자 디바이스는 예로, GaN-기반 전자 디바이스로는 GaN-기반 CMOS 기술에서 필수적인 소자인 GaN-기반 MOSFET들이 있다. GaN-기반 능동 디바이스 내에서 본 발명에 따른 MOS 구조를 사용하는 것은 예상된 것이었다. 이 전형적인 디바이스는 도 4에 대략적으로 설명되며, 여기서, 40-45의 번호는 각각 Al2O3기판, p-형(예, 2 x 17 cm-3MG) GaN 몸체(예, Si 주입된), n-형 소스, 드래인 영역, 옴 드래인(ohmic drain) 및 소스 접점을 나타낸다. 번호 46은 Ga-Gd-옥사이드(게이트 옥사이드)나타내고, 번호 47은 금속(예, Pt/Ti/Pt/Au) 게이트 접점을 나타내며, 번호 48은 필드 옥사이드(예로, Ga-Gd-옥사이드)를 나타낸다. 번호 49는 격리 주입 영역(isolation implanted region)(예로 산소 주입된 영역)을 나타낸다.
본 발명에 따른 MOS 구조는 아래와 같이 제작되어진다. GaN 상에 3μm의 단결정을 가지는 사파이어 기판(sapphire substrate)에 (0001)-지향된 2인치 지름은 (0001)-지향된 GaN 상으로 제공된다. 이 사파이어/GaN 몸체는 부품 공급업자(commercial supplier)로부터 입수한다. 이 GaN은 트리 에탄올 갈륨(triethyl gallium) 및 암모니움(ammonium)을 사용한 MOCVD(molecular orbit chemical vapor deposition : MOCVD)에 의하여 성장된다. 다이 실란(disilane)은 대략 1017cm-3의 Si으로 n-형의 GaN을 도핑하는데에 사용된다.
사파이어/GaN 몸체는 몰리비디움(molybdium : Mo) 블록 상에 인디움(indium : In)과 함께 장착된다. 소량의 In은 GaN 상에 놓여져 GaN에 옴 접점을 제공한다. Mo 블록 위에 사파이어/GaN 몸체를 가지는 Mo 블록은 분자선 에피텍시(molecular beam epitaxy : MBE) 시스템실 내에 위치되며, UHV 내에서 580℃로 5분 동안 가열되어 원시 옥사이드를 제거시킨다. 고에너지 전자 회절의 반사(RHEED)는 이 예시된 표면을 감시하는 데에 사용되며, 이 표면은 실체적 및 원자적으로 청결하며 원자적으로 배열되어 있음을 나타낸다. 이 방(chamber)은 다량의 단결정 GGG(갈륨-가돌리니움-가넷;Ga5Gd3O12)으로 채워진 빔-가열 기화 장치(evaporator)를 갖춘다.
옥사이드 제거 후에, 이 실시예에서는 535℃로 유지되며, 이 실시예에서의 GaN 표면은 기화 장치로부터 기화체에 노출되며, 이와 같이, 40nm의 Ga-Gd-옥사이드 층은 0.05 nm/s의 속도로 이 표면 상에 형성된다. 이 가열 및 옥사이드 부착은 GaN 표면이 Ga-Gd-옥사이드의 제 1 단층을 완료된 시간에 GaN 표면이 실체적 및 원자적으로 청결한(1% 미만의 단층 불순물 범위) 이와 같은 진공 상태 하에서 수행된다.
옥사이드 부착이 완료된 이후에, 패턴화된 금속층(5 nm Pt/25 nm Ti/50 nm Pt/300 nm Au)은 쉐도우 마스크를 사용하여 e-빔 부착 시스템으로 옥사이드 표면 상에 부착된다. MOS 구조를 완성한 형성물은 통상의 전기 측정이 따른다. 전형적인 결과가 도 2 및 도 3에 도시되며, 본 발명에 따른 MOS 구조는 GaN 상의 양질의 옥사이드를 가지며, MOS 디바이스에 대한 기본적인 필요를 충족시킴을 나타낸다.
이상 설명한 바와 같이, 본 발명은 GaN/옥사이드 화합물(GaN/oxide combination)을 포함하는 MOS 구조들은 전하 축적(accumulation) 및 감손(減損)(depletion)뿐만 아니라, 낮은 전류 유출을 나타내는 효과가 있다.

Claims (10)

  1. 반도체 몸체(semiconductor body)의 주 표면(major surface) 상에 옥사이드 층(oxide layer)으로 구성되는 반도체 소자를 포함하는 소자에 있어서;
    상기 반도체 몸체는 GaN(질화 갈륨) 몸체이며, 옥사이드 층은 Ga-Gd-옥사이드 층인 것을 특징으로하는 반도체 소자.
  2. 제 1 항에 있어서,
    상기 주 표면은 지향성(orientation) ― 5°이내의 (0001) 지향성 ― 을 가지는 것을 특징으로 하는 반도체 소자.
  3. 제 1 항에 있어서,
    상기 반도체 소자는 전계 효과 트랜지스터(field effect transistor)이며, Ga-Gd-옥사이드 층은 주 표면과 금속 접촉층(metal contact layer) 사이에 위치한 게이트 옥사이드 층(gate oxide layer)인 것을 특징으로 하는 반도체 소자.
  4. 제 1 항에 있어서,
    상기 Ga-Gd-옥사이드는 반도체 소자가 제 1 전극(first polarity)에 인가된 전압하에서의 전하 감손(電荷 減損)(charge depletion)을 나타내도록, 그리고, 제 2 전극의 인가된 전합하에서의 전하 축적(charge accumulation)을 나타내도록 선택된다.
  5. 제 4 항에 있어서,
    Ga-Gd-옥사이드는 또한 양(plus) 또는 음(minus)의 4V 전압이 Ga-Gd-옥사이드 층의 양단에 인가되는 경우, 상기 소자가 20℃에서 많아야 0.1nA의 유출 전류(leakage current)를 나타내도록 선택되는 것을 특징으로 하는 반도체 소자.
  6. 반도체 몸체의 주 표면 상에 옥사이드 층으로 구성되는 반도체 소자를 포함하는 소자를 만드는 방법에 있어서;
    a) 반도체 몸체는 GaN 몸체를 제공하며;
    b) Ga5Gd3O12의 증발원(evaporation source)으로부터 기화체(evaporant)에 주 표면을 노출시킴으로써 GaN 몸체의 주 표면 상에 옥사이드 층을 형성하는 방법인 것을 특징으로 하는 반도체 소자 제조 방법.
  7. 제 6 항에 있어서,
    옥사이드 층을 형성하기 이전에 적어도 주표면의 일부분은 실체적 및 원자적으로 청결(substantially atomically clean)하며, 실체적 및 원자적으로 배열(substantially atomically ordered)되는 주표면을 제작하는 것을 더 포함하는 반도체 소자 제조 방법.
  8. 제 7 항에 있어서,
    GaN 몸체의 온도는 전형적으로
    530℃-630℃ 범위의 온도로, 그리고, 10-8Torr이하의 압력으로, 1-60분 동안 반도체 몸체를 유지하는 것을 포함하는 반도체 소자 제조 방법.
  9. 제 6 항에 있어서,
    Ga5Gd3O12의 증발원은 단 결정(single crystal) Ga5Gd3O12를 포함하는 반도체 소자 제조 방법.
  10. 제 6 항에 있어서,
    상기 반도체 몸체는 옥사이드 층을 형성하는 동안 400-600℃의 온도를 유지하는 것을 특징으로 하는 반도체 소자 제조 방법.
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