KR19990036514A - Semiconductor device and manufacturing method thereof - Google Patents
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Abstract
적은 공정에 의해서 하층배선과 상층배선을 접속하는 플러그를 형성한 다층배선구조의 반도체 장치를 제공한다.Provided is a semiconductor device having a multilayer wiring structure in which a plug for connecting lower layer wiring and upper layer wiring is formed by a few steps.
에칭특성이 균질한 도전부를 하층배선과 상층배선을 절연하는 층간절연막의 홈으로 퇴적하여, 에치백과 레지스트 패턴을 마스크로 하는 에칭에 의해서 신뢰성이 높은 일체구조의 하층배선과 플러그를 동시에 형성한다. 하층배선과 플러그의 경계부에 에칭 스톱퍼를 포함하지 않도록 구성한다.A conductive portion having a homogeneous etching characteristic is deposited into a groove of an interlayer insulating film that insulates the lower layer wiring and the upper layer wiring, and simultaneously forms a highly reliable lower layer wiring and a plug by etching using the etch back and the resist pattern as a mask. The etching stopper is not included in the boundary between the lower layer wiring and the plug.
Description
본 발명은, 반도체 장치 및 그 제조방법에 관한 것이고, 특히 반도체 장치의 다층배선에서 상층배선 및 하층배선과 이것을 접속하는 기둥형태의 접속부(이하, 적당히 플러그라고 칭한다)를 구비한 반도체 장치 및 그 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a method for manufacturing the same, and more particularly, to a semiconductor device having an upper layer wiring and a lower layer wiring in a multilayer wiring of a semiconductor device and a columnar connecting portion (hereinafter referred to as a plug appropriately) for connecting the semiconductor device and the manufacture thereof. It is about a method.
반도체 장치에서, 다층배선의 하층배선을 상층배선에 접속하는 기둥형태의 접속부(기둥 볼록부)또는 스루홀 플러그라고도 불리우는 플러그를 형성하는 방법은, 예컨대 특개소 63-76350호 공보, 특개평 5-47935호 공보, 특개평 9-69559호 공보등에 개시되어 있다.In a semiconductor device, a method of forming a plug, also called a columnar connecting portion (column convex portion) or a through-hole plug, which connects the lower layer wiring of the multilayer wiring to the upper layer wiring, is disclosed in, for example, Japanese Patent Application Laid-Open No. 63-76350, Japanese Patent Laid-Open No. H5. 47935, Japanese Patent Laid-Open No. 9-69559, and the like.
도 4는, 종래의 반도체 장치에서의 층간접속 구조의 일례를 설명하기 위한 도면이다. 종래의 반도체 장치에서는 도 4에 나타낸 바와 같이, 반도체 기판1의 위에 제 1의 층간절연막2을 형성하고, 그 위에 하층배선41을 형성하고 있다. 그리고, 제 1의 층간절연막2의 위에 하층배선41을 둘러싸도록 하여 제 2의 층간절연막3을 적층하고 있다. 또한 제 2의 층간절연막3의 위에 형성되는 상층배선(도시하지 않음)과 하층배선41을 접속하는 수직접속부를 형성하기 위해서 레지스트 마스크42를 형성하고, 이 레지스트 마스크42에 스루홀형성용의 개구43a를 형성하며, 이 개구43a로부터 에칭에 의해 제 2의 층간절연막3을 에칭하고, 하층배선41에 이르는 스루홀43b를 형성한다.4 is a view for explaining an example of an interlayer connection structure in a conventional semiconductor device. In the conventional semiconductor device, as shown in FIG. 4, the first interlayer insulating film 2 is formed on the semiconductor substrate 1, and the lower layer wiring 41 is formed thereon. Then, the second interlayer insulating film 3 is laminated on the first interlayer insulating film 2 so as to surround the lower layer wiring 41. Further, a resist mask 42 is formed to form a vertical connection portion for connecting the upper layer wiring (not shown) and the lower layer wiring 41 formed on the second interlayer insulating film 3, and the opening 43a for through hole formation is formed in the resist mask 42. The second interlayer insulating film 3 is etched from the opening 43a by etching to form a through hole 43b leading to the lower layer wiring 41.
다음에 레지스트 마스크42를 제거하고, 스루홀42b에 도전재료를 매립하여 상층에 형성하는 배선과의 콘택을 취한다. 이러한 종래의 다층배선의 형성에서는 스루홀직경의 미세화에 따른, 스루홀개구용의 레지스트패터닝시에 개구불량이 발생하기 쉽다. 또, 하층배선의 미세화 및 배선간격의 미세화 때문에 스루홀의 개구위치변화가 발생하기 쉬운 등의 문제가 있었다.Next, the resist mask 42 is removed, and the contact with the wiring formed in the upper layer by filling the conductive material in the through hole 42b. In the formation of such a conventional multi-layered wiring, opening defects are likely to occur at the time of resist patterning for through-hole opening due to miniaturization of through-hole diameter. In addition, there is a problem that the opening position of the through hole is likely to occur due to the miniaturization of the lower layer wiring and the miniaturization of the wiring gap.
또, 도 5는 종래의 반도체 장치에서의 다른 다층배선구조를 설명하기 위한 도면이며, 도 5(a)는 정단면도 도 5(b)는 측단면도이다. 이 예에서는 우선 도 5(a)에 나타낸 바와 같이, 반도체 기판1의 위에 제 1의 층간절연막2을 형성한다. 다음에, 제 1의 층간절연막2 위에 하층배선51과 에칭스톱퍼52와 플러그용부재53를 적층한 도전부재50를 소정의 간격으로 복수병렬로 형성하고, 이어서 복수의 도전부재50의 틈에 제 2의 층간절연막54을 매립한다.5 is a view for explaining another multilayer wiring structure in a conventional semiconductor device, and FIG. 5 (a) is a front sectional view and FIG. 5 (b) is a side sectional view. In this example, first, the first interlayer insulating film 2 is formed on the semiconductor substrate 1 as shown in Fig. 5A. Next, a plurality of conductive members 50 in which lower layer wiring 51, etching stopper 52, and plug member 53 are laminated on the first interlayer insulating film 2 are formed in a plurality of parallel lines at predetermined intervals, and then a second gap is formed between the plurality of conductive members 50. The interlayer insulating film 54 is embedded.
다음에, 형성해야 할 스루홀 플러그보다 약간 큰 레지스트 패턴55을 도전부재50의 위에 형성하여, 이것을 에칭마스크로 하여 플러그용부재53를 에칭하여, 도 5(b)의 측단면도에 나타낸 바와 같이, 하층배선51과 스루홀 플러그53a를 형성한다.Next, a resist pattern 55 slightly larger than the through hole plug to be formed is formed on the conductive member 50, and the plug member 53 is etched using this as an etching mask, as shown in the side cross-sectional view of FIG. The lower layer wiring 51 and the through hole plug 53a are formed.
이러한 구조 및 제조방법에서, 플러그용 부재53의 에칭은 에칭스톱퍼52로 정지하지만, 등방성에칭을 사용하기 때문에 도 5(b)에 나타낸 바와 같이 스루홀 플러그53a의 에칭스톱퍼52와의 접속부분이 오버에치되어, 스루홀 플러그53a의 폭 Lo보다도 짧은 L11의 길이가 될 우려가 있다.In this structure and manufacturing method, the etching of the plug member 53 is stopped by the etching stopper 52, but since isotropic etching is used, as shown in Fig. 5 (b), the connection portion of the through hole plug 53a with the etching stopper 52 is over. The length of L11 is shorter than that of the width Lo of the through hole plug 53a.
또한, 이러한 종래의 다층배선구조의 형성에서는, 하층배선51과의 경계에 에칭 스톱퍼52가 필요하기 때문에, 도전부재50의 막형성이 번거롭고, 또 등방성에칭과 이방성에칭을 교대로 바꾸는 등 에칭공정도 번거로웠었다.In addition, in the formation of such a conventional multilayer wiring structure, since the etching stopper 52 is required at the boundary with the lower layer wiring 51, the film formation of the conductive member 50 is cumbersome, and the etching process such as alternately isotropic etching and anisotropic etching is also performed. It was cumbersome.
본 발명은 상술한 바와 같은 과제를 해결하기 위해서 이루어진 것으로, 그 제 1의 목적은, 하층배선과 층간접속용 플러그를 일시에 형성한 도전부재에 의해 구성하고, 특성이 뛰어난 반도체 장치를 제공하고자 하는 것이다.SUMMARY OF THE INVENTION The present invention has been made to solve the above-described problems, and a first object thereof is to provide a semiconductor device having excellent characteristics, which is constituted by a conductive member that has a lower layer wiring and an interlayer connection plug at a time. will be.
본 발명의 제 2의 목적은, 다층배선사이의 접속용 플러그의 형성공정을 간단하게 한 반도체 장치의 제조방법을 제공하고자 하는 것이다.A second object of the present invention is to provide a method for manufacturing a semiconductor device, which simplifies the process of forming a plug for connection between multilayer wirings.
본 발명에 의한 반도체 장치는, 층간절연막중에 소정간격을 두고 배치된 하층배선 및 상층배선과, 상기 하층배선 및 상층배선에 거의 수직으로 형성되어, 상기 하층배선과 상기 상층배선을 접속하는 기둥형태의 접속부를 구비하고, 상기 하층배선과 상기 기둥형태의 접속부의 도전부재가 일시에 형성된 것을 특징으로 하는 것이다.The semiconductor device according to the present invention has a columnar shape in which the lower layer wiring and the upper layer wiring arranged at predetermined intervals in the interlayer insulating film are formed almost perpendicular to the lower layer wiring and the upper layer wiring, and connect the lower layer wiring and the upper layer wiring. The connection part is provided, and the conductive member of the said lower layer wiring and the said columnar connection part was formed at once.
또, 본 발명에 의한 반도체 장치는, 상기 도전부재의 주성분재료가 다결정실리콘, 알루미늄, 동, 코발트, 티타늄, 텅스텐중의 1가지 또는 두 가지 이상으로 된 것을 특징으로 하는 것이다.The semiconductor device according to the present invention is characterized in that the main component material of the conductive member is one or two or more of polycrystalline silicon, aluminum, copper, cobalt, titanium, and tungsten.
또, 본 발명에 의한 반도체 장치는, 상기 도전부재는 적어도 상기 하층배선과 상기 기둥형태의 접속부의 접속부위에서는 실질적으로 동일한 에칭특성을 가지는 재료로 된것을 특징으로 하는 것이다.The semiconductor device according to the present invention is characterized in that the conductive member is made of a material having substantially the same etching characteristics at at least the connection portion of the lower layer wiring and the columnar connecting portion.
또, 본 발명에 의한 반도체 장치는, 상기 기둥형태의 접속부는 상기 하층배선과의 접속부위에서 상기 하층배선의 연장방향에서는 상기 하층배선의 방향으로 향하여 확대된 형상을 가지는 것을 특징으로 하는 것이다.The semiconductor device according to the present invention is characterized in that the pillar-shaped connecting portion has a shape that extends in the direction of the lower wiring in the extending direction of the lower wiring at the connection portion with the lower wiring.
다음에, 본 발명에 의한 반도체 장치의 제조방법은, 반도체 기판상의 층간절연막에 홈을 형성하는 공정과, 상기 홈의 내부에 도전부재를 채워 형성하는 공정과, 상기 도전부재의 표면에 기둥형태의 접속부형성용의 레지스트 패턴을 형성하는 공정과, 상기 레지스트 패턴을 마스크로 하여 상기 도전부재를 소정량 에칭함에 의해, 상기 도전부재에서 하층배선을 형성함과 동시에, 상기 하층배선으로부터 상층으로 연장되는 기둥형태의 접속부를 형성하는 공정을 포함하는 것을 특징으로 하는 것이다.Next, a method of manufacturing a semiconductor device according to the present invention includes the steps of forming a groove in an interlayer insulating film on a semiconductor substrate, filling the conductive member inside the groove, and forming a column on the surface of the conductive member. Forming a resist pattern for forming a connection portion and etching the conductive member a predetermined amount using the resist pattern as a mask, thereby forming a lower layer wiring in the conductive member and extending from the lower layer wiring to an upper layer It is characterized by including the process of forming the connection part of a form.
또한, 본 발명에 의한 반도체 장치의 제조방법은, 또, 상기 레지스트 패턴을 제거하여 상기 기둥형태의 접속부의 위에 상층배선을 형성하는 공정을 포함하는 것을 특징으로 하는 것이다.The method for manufacturing a semiconductor device according to the present invention is also characterized by including a step of removing the resist pattern to form upper layer wiring on the pillar-shaped connecting portion.
또한, 본 발명에 의한 반도체 장치의 제조방법은, 상기 도전부재의 에칭을 이방성에칭에 의해 행하는 것을 특징으로 하는 것이다.Moreover, the manufacturing method of the semiconductor device by this invention is characterized by performing the etching of the said conductive member by anisotropic etching.
도 1은 본 발명의 실시예 1에 의한 반도체 장치의 구조, 특히 하층배선과 플러그의 구조를 나타내는 사시도.1 is a perspective view showing the structure of a semiconductor device according to the first embodiment of the present invention, in particular, the structure of the lower layer wiring and the plug.
도 2는 본 발명의 실시예 1에 의한 반도체 장치의 구조, 특히 하층배선과 플러그의 구조를 나타내는 도면이며, (a)는 평면도, (b)는 정단면도, (c)는 측단면도.Fig. 2 is a view showing the structure of the semiconductor device according to the first embodiment of the present invention, in particular, the structure of the lower layer wiring and the plug, (a) is a plan view, (b) is a front sectional view, and (c) is a side sectional view.
도 3은 본 발명의 실시예 1에 의한 반도체 장치의 제조방법을 설명하기 위한 도면이고, (a)∼(f)는 그 공정을 나타내는 정단면도.3 is a view for explaining the method for manufacturing a semiconductor device according to the first embodiment of the present invention, wherein (a) to (f) are front cross-sectional views showing the process.
도 4는 종래의 반도체 장치에서의 층간접속의 구조와 제조방법을 설명하기 위한 도면.4 is a view for explaining a structure and a manufacturing method of an interlayer connection in a conventional semiconductor device.
도 5는 종래의 다른 반도체 장치에서의 층간접속의 구조와 제조방법을 설명하기 위한 도면.Fig. 5 is a view for explaining the structure and manufacturing method of the interlayer connection in another conventional semiconductor device.
<도면의 주요부분에 대한 부호의 설명><Description of Symbols for Main Parts of Drawings>
1 : 반도체 기판 2 : 제 1의 층간절연막DESCRIPTION OF SYMBOLS 1 Semiconductor substrate 2 First interlayer insulation film
3 : 제 2층간절연막 3E : 제 2의 층간절연막의 노출표면3: second interlayer insulating film 3E: exposed surface of second interlayer insulating film
4 : 홈 5 : 도전부재4: groove 5: conductive member
6 : 레지스트 패턴 7 : 플러그6: resist pattern 7: plug
8 : 하층배선 9 : 상층배선8: lower layer wiring 9: upper layer wiring
10 : 제 3의 층간절연막 41 : 하층배선10: third interlayer insulating film 41: lower layer wiring
42 : 레지스트 43a : 레지스트 개구42: resist 43a: resist opening
43b : 콘택홀 50 : 도전부재43b: contact hole 50: conductive member
51 : 하층배선 52 : 에칭 스톱퍼51: lower layer wiring 52: etching stopper
53 : 스루홀 플러그부재 53a : 스루홀 플러그53 through hole plug member 53a: through hole plug
이하, 도면을 참조하여 본 발명의 실시예에 관해서 설명한다. 또 도면중의 동일한 부호는 각각 동일 또는 상당부분을 나타낸다.EMBODIMENT OF THE INVENTION Hereinafter, embodiment of this invention is described with reference to drawings. In addition, the same code | symbol in a figure represents the same or an equivalent part, respectively.
(실시예 1)(Example 1)
도 1및 도 2는, 본 발명의 실시예 1에 의한 반도체 장치의 구조를 나타낸 도면이다. 도 1은 그 사시도이며, 도 1(a)는 하층배선과 기둥형태의 접속부(플러그)를 나타내는 도면, 도 1(b)은 그 위에 형성된 상층배선을 나타내는 도면이다.1 and 2 show the structure of a semiconductor device according to a first embodiment of the present invention. 1: is a perspective view, FIG. 1 (a) is a figure which shows the connection part (plug) of a lower layer wiring and a pillar form, and FIG. 1 (b) is a figure which shows the upper layer wiring formed on it.
또, 도 2는 도 1의 반도체 장치의 평면도 및 단면도를 나타내는 도면이며, 도 2(a)는 평면도, 도 2(b)는 정단면도, 도 2(c)는 측단면도이다.2 is a plan view and a cross-sectional view of the semiconductor device of FIG. 1, FIG. 2A is a plan view, FIG. 2B is a front sectional view, and FIG. 2C is a side sectional view.
우선, 도 1(a) 및 도 1(b)에서, 1은 반도체 기판, 2는 반도체 기판1의 위에 형성된 제 1의 층간절연막, 3은 층간절연막2의 위에 형성된 제 2의 층간절연막, 4는 층간절연막3 중에 형성된 홈, 8은 홈4의 저부에서 층간절연막2의 위에 형성된 하층배선, 9는 층간절연막3의 위에 형성된 상층배선, 7은 하층배선8으로부터 수직으로 연장되어 상층배선9에 도달하여 양배선을 접속하는 기둥형태의 접속부(플러그), 10은 층간절연막3의 위에 형성되어 그 가운데를 상층배선9이 뻗어있는 제 3의 층간절연막이다.First, in Figs. 1A and 1B, 1 is a semiconductor substrate, 2 is a first interlayer insulating film formed on the semiconductor substrate 1, 3 is a second interlayer insulating film formed on the interlayer insulating film 2, and 4 is A groove formed in the interlayer insulating film 3, 8 is a lower wiring formed on the interlayer insulating film 2 at the bottom of the groove 4, 9 is an upper wiring formed on the interlayer insulating film 3, 7 extends vertically from the lower wiring 8 to reach the upper wiring 9 A pillar-shaped connecting portion (plug) 10 for connecting both wirings is a third interlayer insulating film formed on the interlayer insulating film 3, with the upper wiring 9 extending therebetween.
이 구조에서, 하층배선8과 플러그7를 구성하는 도전재료는 모두, 일시에 형성되어 있는 것이다. 바꾸어 말하면, 동일공정에서, 또는 직접 계속되는 공정에서 일체로서 형성되어 있는 것이다. 따라서, 접속저항이 생기는 일이 없이 양호한 전기적특성을 얻을 수 있다.In this structure, all of the conductive materials constituting the lower layer wiring 8 and the plug 7 are formed at one time. In other words, it is formed integrally in the same process or in the process which continues directly. Therefore, good electrical characteristics can be obtained without generating connection resistance.
다음에, 도 2(a)의 평면도를 참조하여, 하층배선8의 폭은 Wo이고, 플러그7는 이 폭중에 놓여진 평면이 사변형의 기둥형태이며, 하층배선8의 연장방향에서의 길이가 Lo이다.Next, referring to the plan view of Fig. 2 (a), the width of the lower wiring 8 is Wo, and the plug 7 has a quadrangular columnar shape in the width, and the length of the lower wiring 8 is Lo in the extending direction. .
또, 도 2(b)의 정단면도를 참조하여, 하층배선8의 높이는 Hw이며, 플러그7의 높이는 Hp이다.2B, the height of the lower layer wiring 8 is Hw, and the height of the plug 7 is Hp.
또한, 도 2(c)의 측단면도를 참조하여, 플러그7는 하층배선8과의 접속부위에서 하층배선8의 연장방향에서는 아래쪽으로 향해서, 즉, 하층배선8의 방향으로 향하여 약간 확대한 형상을 가지고 있다. 이 확대부의 길이는 도시된 L1이다. 이러한 연속구조는 기계적으로는 견고한 접속체가 되어, 전기적으로도 저항을 증대시키지 않아 매우 바람직하다.Also, referring to the side cross-sectional view of Fig. 2C, the plug 7 is slightly enlarged toward the lower portion in the extension direction of the lower layer wiring 8, that is, in the direction of the lower layer wiring 8, at the connection portion with the lower layer wiring 8; Have. The length of this enlarged portion is L1 shown. Such a continuous structure is a mechanically rigid connection, and it is highly desirable because it does not increase the resistance electrically.
(실시예 2)(Example 2)
도 3은 본 발명의 실시예 2에 의한 반도체 장치의 제조방법을 설명하기 위한 도면이며, 실시예 1에서 설명한 구조의 반도체 장치를 예로 들어 그 제조공정을 나타내고 있다.FIG. 3 is a view for explaining the manufacturing method of the semiconductor device according to the second embodiment of the present invention. The semiconductor device having the structure described in the first embodiment is taken as an example, and the manufacturing process thereof is shown.
도 3을 참조하여 제조방법에 관해서 설명하면, 우선 도 3(a)을 참조하여, 실리콘등의 반도체 기판1의 위에 예컨대 산화실리콘 SiO2로 된 제 1의 층간절연막2을 형성한다. 또, 반도체 기판1은 이미 회로소자 또는 전자회로가 형성되어 있는 것을 포함한다. 다음에, 제 1의 층간절연막2의 위에 제 2의 층간절연막3을 형성한다. 제 2의 층간절연막3의 두께는 예컨대 1300nm으로 한다.Referring to Fig. 3, a manufacturing method will be described. First, referring to Fig. 3A, a first interlayer insulating film 2 made of, for example, silicon oxide SiO 2 is formed on a semiconductor substrate 1 such as silicon. The semiconductor substrate 1 also includes a circuit element or an electronic circuit already formed. Next, a second interlayer insulating film 3 is formed over the first interlayer insulating film 2. The thickness of the second interlayer insulating film 3 is, for example, 1300 nm.
다음에, 도 3(b)를 참조하여, 층간절연막3에 포토리소그래피 기술 및 드라이에칭 기술을 사용하여 폭 Wo의 홈4을 형성한다. 이 홈4의 폭 Wo은 하층배선에 필요한 폭으로서 예컨대 300nm으로 한다. 홈 4의 깊이는 층간절연막3의 두께로 예컨대 1300 nm으로 한다.Next, referring to Fig. 3B, grooves 4 of width Wo are formed in the interlayer insulating film 3 by using photolithography and dry etching techniques. The width Wo of the groove 4 is a width required for lower layer wiring, for example, 300 nm. The depth of the groove 4 is, for example, 1300 nm in thickness of the interlayer insulating film 3.
다음에 도 3(c)을 참조하여, 예컨대 텅스텐으로 이루어지는 도전부재5를 CVD법에 의해 퇴적시켜서, 홈4에 채우도록 함과 동시에, 층간절연막3의 표면에까지 연재하도록 퇴적시킨다.Next, referring to Fig. 3 (c), a conductive member 5 made of, for example, tungsten is deposited by CVD to fill the groove 4 and to extend to the surface of the interlayer insulating film 3.
다음에, 도 3(d)를 참조해서, 잉여의 도전부재5를 에치백하여, 예컨대 잉여 텅스텐을 육(六) 플루오르화 유황SF6가스에 의해 에치백하여, 층간절연막3의 표면3E을 노출시킨다.Next, referring to Fig. 3 (d), the excess conductive member 5 is etched back, for example, the excess tungsten is etched back with a sulfur fluoride sulfur 6 gas, and the surface 3E of the interlayer insulating film 3 is exposed. Let's do it.
다음에, 도 3(e) 및 도 2(a)∼도 2(c)를 참조하여, 도전부재5의 표면에 하층배선8과 상층배선9을 접속하는 플러그7를 형성하는 부분에, 포토리소그래피 기술에 의해서 레지스트 패턴6을 형성한다. 그리고, 이 레지스트 패턴6을 마스크로 하여 도전부재5를 에칭한다. 예컨대 텅스텐을 SF6가스에 의해 에칭한다. 도 3(e)는, 에칭이 진행중인 도면이다.Next, referring to FIGS. 3E and 2A to 2C, photolithography is used to form a plug 7 that connects the lower layer wiring 8 and the upper layer wiring 9 to the surface of the conductive member 5. The resist pattern 6 is formed by a technique. Then, the conductive member 5 is etched using this resist pattern 6 as a mask. For example, tungsten is etched with SF 6 gas. 3E is a diagram in which etching is in progress.
다음에, 도 3(f) 및 도 2(a)∼도 2(c)를 참조하여, 에칭량을 소정량으로 제어하고, 플러그7의 길이가 Hp이며, 홈4의 저부에 잔류한 도전재료로 된 하층배선8의 두께가 Hw로 된 곳에서 에칭을 스톱한다. 이 경우, 사이드에치가 생기지 않도록, 이방성에칭에 의해 에칭을 행하는 것이 바람직하다. 이에 의해, 측면이 수직인 플러그를 형성할 수 있다.3 (f) and 2 (a) to 2 (c), the etching amount is controlled to a predetermined amount, the length of the plug 7 is Hp, and the conductive material remaining at the bottom of the groove 4 The etching stops at the place where the thickness of the lower layer wiring 8 is Hw. In this case, it is preferable to etch by anisotropic etching so that side etching may not occur. Thereby, the plug with a vertical side surface can be formed.
바람직한 예로서는, 홈4의 깊이는 앞서 설명한 바와 같이 예컨대 1300nm이고, 하층배선으로서 필요한 높이Hw를 예컨대 500nm으로 하며, 플러그7로서 필요한 높이 Hp를 예컨대 800nm으로 한다.As a preferable example, the depth of the groove 4 is, for example, 1300 nm, the height Hw required for the lower layer wiring is 500 nm, for example, and the height Hp required for the plug 7 is 800 nm, for example.
이상의 공정에 의해, 하층배선8과 플러그7의 부재가 동일한 도전재료로 한번에 형성되고, 다음에 에칭에 의해 하층배선8 및 플러그7로 하여 소정의 형상으로 형성된다.Through the above steps, the members of the lower layer wiring 8 and the plug 7 are formed at the same time with the same conductive material, and are then formed into a predetermined shape as the lower layer wiring 8 and the plug 7 by etching.
다음에, 도 1(b)를 참조하여, 도전재료가 에칭제거된 홈 4의 부분을 매립함과 동시에, 층간절연막3의 위에 제 3의 층간절연막10을 형성한다. 이 층간절연막10으로 플러그7의 위를 지나도록(것같이) 홈을 형성하고, 그 홈에 상층배선9을 형성한다. 이에 의해 플러그7를 통해 하층배선8과 상층배선9이 접속되어, 반도체 장치가 형성되어 간다.Next, referring to FIG. 1B, a portion of the groove 4 in which the conductive material is etched away is filled, and a third interlayer insulating film 10 is formed on the interlayer insulating film 3. Grooves are formed by the interlayer insulating film 10 so as to pass over the plug 7, and upper wirings 9 are formed in the grooves. As a result, the lower wiring 8 and the upper wiring 9 are connected through the plug 7 to form a semiconductor device.
또, 상술한 공정의 사이클을 반복함으로써 2층에 한정되지 않고 그 이상의 다층배선을 형성할 수가 있다.In addition, by repeating the above-described cycle, not only two layers but also more multilayer wirings can be formed.
이상 설명한 제조방법을 다음과 같이 요약할 수 있다.The above-mentioned manufacturing method can be summarized as follows.
층간절연막의 안에 하층배선(또는 1층째의 배선)을 형성하기 위한 홈을 형성한다. 이 홈의 깊이는, 하층배선으로서 필요한 깊이에, 하층배선과 상층배선(또는 2층째의 배선) 사이의 층간절연막으로서 필요한 깊이를 더한 값으로 한다.Grooves for forming lower layer wirings (or first layer wirings) are formed in the interlayer insulating film. The depth of the groove is a value obtained by adding the depth required as the lower layer wiring to the interlayer insulating film between the lower layer wiring and the upper layer wiring (or the second layer wiring).
다음에, 이 홈을 도전재료로 채우고, 그 위에 스루홀에 해당하는 위치에 스루홀에 해당하는 크기로 레지스트 패턴을 형성한다.Next, this groove is filled with a conductive material, and a resist pattern is formed thereon at a position corresponding to the through hole at a position corresponding to the through hole.
다음에, 이 레지스트 패턴을 통해 홈내의 저부에 하층배선으로서 필요한 두께를 남기 도록 하여 홈내의 도전재료를 에칭한다. 이에 따라 하층배선과 상층배선을 접속하는 기둥형태의 배선(플러그)이 형성된다.Next, the conductive material in the grooves is etched through the resist pattern so as to leave the necessary thickness at the bottom in the grooves as a lower layer wiring. As a result, a columnar wiring (plug) for connecting the lower wiring and the upper wiring is formed.
다음에 레지스트를 제거하여, 도전재료가 제거된 홈내를 채우면서 층간절연막을 형성하고, 필요에 따라서 이것을 평탄화한다. 이 위에 상층배선을 형성하고, 앞서 형성한 기둥형태의 배선(플러그)과 접속시킨다. 이렇게 해서 하층배선과 상층배선이 접속된 다층배선구조를 형성한다.Next, the resist is removed to fill the grooves from which the conductive material has been removed to form an interlayer insulating film, which is planarized as necessary. An upper layer wiring is formed on this, and it connects with the columnar wiring (plug) formed previously. In this way, a multi-layer wiring structure is formed in which lower layer wiring and upper layer wiring are connected.
이상 설명한 바와 같은 제조방법에 의하면, 하층배선8과 플러그7가 동일한 재료로 한번에 동시에 형성되기 때문에, 다층배선의 제조공정을 단축할 수 있다. 또, 텅스텐등의 도전재료의 퇴적시에 발생하는 이물질이 감소하여, 신뢰성이 높은 배선을 형성할 수 있다.According to the manufacturing method described above, since the lower layer wiring 8 and the plug 7 are simultaneously formed of the same material at one time, the manufacturing process of the multilayer wiring can be shortened. In addition, foreign matters generated during the deposition of a conductive material such as tungsten can be reduced, and a highly reliable wiring can be formed.
또, 도 4를 참조하여 설명한 바와 같은 종래의 스루홀 플러그는 스루홀을 개구하여 플러그를 형성했었지만, 이 종래의 방법에서는 미세한 구멍을 개구할 필요가 있다. 그러나, 이 실시예의 방법에서는 스루홀 플러그를 형성할 때의 레지스트 패턴이 구멍이 아니고, 스루홀 플러그가 되어야 할 도전재료의 위에 레지스트를 남겨서, 에칭에 의해 스루홀 플러그가 남도록 형성되기 때문에 포토리소그래피가 용이하게 된다.In the conventional through hole plug as described with reference to Fig. 4, the through hole is opened to form a plug, but in this conventional method, it is necessary to open a minute hole. However, in the method of this embodiment, since the resist pattern at the time of forming the through hole plug is formed not to be a hole but to leave the resist on the conductive material to be the through hole plug, the through hole plug is left by etching, so that photolithography is performed. It becomes easy.
또, 스루홀 플러그마스크는 스루홀 플러그에 필요한 크기보다도 크게 하는 것이 가능 하고, 특히 홈을 가로지르는 방향에서는 크게 할 수 있기 때문에, 그 점에서도 포토리소그래피가 용이하게 된다.In addition, the through-hole plug mask can be made larger than the size required for the through-hole plug, and in particular, in the direction crossing the grooves, so that photolithography becomes easy.
또한, 플러그7와 하층배선8의 경계부분의 표면은, 도 2(c)에 나타낸 바와 같이 연속곡면을 나타내고 있는 것을 알 수 있다. 이 경계부분의 길이 L1는 홈4이 연재하는 방향의 플러그길이 L0보다도 크다는 것도 알 수 있다. 이러한 연속구조는 전기적으로도 기계적으로도 매우 바람직하다. 상술한 바와 같은 제조방법에 의하면, 이러한 형상의 접속구조를 형성할 수가 있다.In addition, it can be seen that the surface of the boundary portion between the plug 7 and the lower layer wiring 8 shows a continuous curved surface as shown in Fig. 2C. It can also be seen that the length L1 of the boundary portion is larger than the plug length L0 in the direction in which the groove 4 extends. This continuous structure is highly desirable both electrically and mechanically. According to the manufacturing method as described above, it is possible to form such a connection structure.
(실시예 3)(Example 3)
다음에 본 발명의 실시예 3에 의한 반도체 장치 및 그 제조방법에 관해서 설명한다.Next, a semiconductor device according to a third embodiment of the present invention and a manufacturing method thereof will be described.
상기한 실시예 1 및 2에서는, 하층배선 및 플러그가 되는 도전부재로서 텅스텐의 경우에 관해서 서술하였다. 그러나, 도전재료로서 다른 것을 사용할 수가 있다. 하나의 예로서, 도 3(c)에 해당하는 공정에서, 우선 티타늄 Ti를 스패터링법으로 100 nm 퇴적시켜, 홈4의 저부 또는 측면에 얇은 티타늄막을 형성한다. 이어서 동을 포함하는 알루미늄합금을 1000 nm 퇴적시켜, 2층으로 이루어지는 적층구조로 해도 된다.In Examples 1 and 2 described above, the case of tungsten as the conductive member serving as the lower layer wiring and the plug was described. However, other materials can be used as the conductive material. As an example, in the process corresponding to FIG. 3 (c), first, titanium Ti is deposited by sputtering by 100 nm to form a thin titanium film on the bottom or side surface of the groove 4. Subsequently, an aluminum alloy containing copper is deposited to have a thickness of 1000 nm, and a laminate structure composed of two layers may be used.
알루미늄의 경우는, 에칭가스로서 염소 C12가스, 염화붕소 BC13가스를 사용해서 이방성에칭만의 조건을 적용하여, 텅스텐의 경우와 마찬가지로 플러그와 하층배선과의 경계부는 바람직한 연속성구조로 할 수가 있다.In the case of aluminum, using an anisotropic etching only condition using chlorine C1 2 gas and boron chloride BC1 3 gas as the etching gas, the boundary between the plug and the lower layer wiring can be made to have a desirable continuity structure as in the case of tungsten. .
또 상기 티타늄 Ti 대신에 질화티타늄 TiN, 또는 Ti + TiN을 포함하는 3층구조로 해서, 상기한 순서로 사용하더라도 마찬가지로 바람직한 결과를 얻을 수 있었다.In addition, a three-layer structure containing titanium nitride TiN or Ti + TiN instead of the titanium Ti was obtained. Similarly, preferable results were obtained.
이상과 같이, 도전재료는 하층배선이 되는 부분과 플러그가 되는 부분을 일시에 퇴적시킨다. 여기서 「일시에」란, 동일재료를 일시에 퇴적하는 것은 물론, 동일공정으로 종류를 바꿔 직접 계속하여 일체적으로 퇴적하는 경우도 포함하는 의미로 쓰이고 있다.As mentioned above, the electrically conductive material deposits the part used as lower wiring and the part used as a plug at once. Here, "at one time" is used to include not only depositing the same material at a time, but also changing the type in the same process and continuously and directly depositing integrally.
또한, 에칭특성이 균질한 도전부재로서 텅스텐, 알루미늄 외에, 다결정실리콘, 동, 코발트, 티타늄 등도 주성분재료로서 적용할 수 있는 것이 확인되었다. 또, 실시예 2와 마찬가지로 이들 복수의 도전재료를 적층구조로 하여 적용할 수 있는 것도 확인되었다.In addition, it was confirmed that polycrystalline silicon, copper, cobalt, titanium, and the like can be applied as a main component material in addition to tungsten and aluminum as the conductive member having a homogeneous etching characteristic. Moreover, similarly to Example 2, it was also confirmed that these conductive materials can be applied in a laminated structure.
그러나 플러그7와 하층배선8의 경계부에 예컨대 알루미늄과 티타늄, 다결정실리콘과 텅스텐의 2층구조가 존재하면 에칭특성이 급변하기 때문에, 경계부에 종래예의 도5(b)에 나타낸 바와 같은 오버에칭에 의해 잘룩해질 가능성이 있다. 따라서, 플러그와 하층배선과의 경계부에는 에칭특성이 실질적으로 같은 도전재료를 이용하는 것이 바람직하다. 바꾸어 말하면, 에칭스톱퍼가 되는 것 같은 재료를 포함하지 않도록 하는 것이 요망된다.However, when the two-layer structure of aluminum, titanium, polycrystalline silicon, and tungsten is present at the boundary between the plug 7 and the lower layer wiring 8, the etching characteristics change rapidly. Thus, the over-etching at the boundary portion as shown in FIG. There is a possibility of being cut off. Therefore, it is preferable to use a conductive material having substantially the same etching characteristics as the boundary between the plug and the lower layer wiring. In other words, it is desired not to include a material that is likely to be an etch stopper.
이상 설명한 바와 같이, 이 실시예에 의하면, 하층배선과 플러그가 되는 부재로 상기한 바와 같은 적당한 도전재료를 사용할 수 있다.As described above, according to this embodiment, a suitable conductive material as described above can be used as the member that becomes the lower layer wiring and the plug.
본 발명은 이상 설명한 바와 같이 구성되어 있기 때문에, 이하에 나타내는 바와 같은 효과를 얻는다.Since this invention is comprised as demonstrated above, the effect as shown below is acquired.
본 발명에 의하면, 하층배선과 플러그가 되는 부재를 도전재료의 한번의 퇴적에 의해서 형성하고 있기 때문에, 신뢰성이 높은 구조를 얻을 수 있는 효과가 있다.According to the present invention, since the lower wiring and the member serving as the plug are formed by one deposition of the conductive material, there is an effect that a highly reliable structure can be obtained.
또, 본 발명에 의하면, 하층배선과 플러그와의 경계부는 에칭특성이 실질적으로 같은 재료로 형성하고, 예컨대 에칭특성이 급변하는 에칭스톱퍼가 되는 재료를 포함하지 않기 때문에, 하층배선과 플러그의 경계부의 형상으로 잘룩해지지 않고, 신뢰성이 높은 플러그를 얻을 수 있는 효과가 있다.Further, according to the present invention, since the boundary portion between the lower layer wiring and the plug is formed of a material having substantially the same etching characteristics, and for example does not include a material that becomes an etching stopper whose etching characteristics change rapidly, the boundary portion between the lower layer wiring and the plug is There is an effect that a plug with high reliability can be obtained without being cut into a shape.
본 발명에 의하면, 도전부재의 하층배선과 플러그의 경계부의 접속길이가 길어져, 전기적으로도 기계적으로도 높은 신뢰성을 얻을 수 있는 효과가 있다.According to the present invention, the connection length of the boundary between the lower layer wiring of the conductive member and the plug becomes long, and there is an effect of obtaining high reliability both electrically and mechanically.
본 발명에 의하면, 하층배선과 플러그가 되는 부재를 도전재료의 일시적인 퇴적에 의해서 형성할 수 있기 때문에, 다층배선의 제조공정을 단축할 수 있고, 또 신뢰성이 높은 구조를 얻을 수 있는 효과가 있다.According to the present invention, since the lower wiring and the member serving as the plug can be formed by temporary deposition of the conductive material, the manufacturing process of the multilayer wiring can be shortened and a highly reliable structure can be obtained.
또, 배선과 플러그의 형성위치를 맞추는데 어긋남이 발생하는 일이 적고, 플러그형성용의 포토리소그래피가 용이하게 되는 효과가 있다.In addition, there is little variation in matching the formation position of the wiring with the plug, and there is an effect that photolithography for plug formation is facilitated.
본 발명에 의하면, 하층배선과 상층배선의 접속이 실현되어, 다층배선구조를 가지는 반도체 장치를 얻을 수 있다.According to the present invention, the connection between the lower layer wiring and the upper layer wiring is realized, and a semiconductor device having a multilayer wiring structure can be obtained.
본 발명에 의하면, 플러그형성을 위한 에칭은 이방성에칭만으로 행할 수가 있고, 치수정밀도가 높아 오차가 적은 배선구조를 형성할 수 있는 효과가 있다.According to the present invention, etching for plug formation can be performed only by anisotropic etching, and there is an effect that a wiring structure with high dimensional accuracy and a small error can be formed.
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