KR19990036363A - 저전압 다이나믹 메모리 - Google Patents

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KR19990036363A
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머마지드 세이예이디
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로데릭 더블류 루이스
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Abstract

저전압 고밀도 메모리 장치가 기술된다. 이 메모리 장치는 메모리 셀 상에 저장된 전압을 조절하기 위하여 분리 트랜지스터들을 사용한다. 메모리 장치는 서로 다른 데이타 상태를 저장하는 메모리 셀들 간의 전압차를 감소시키도록 설계된다. 과도한 리프레쉬 동작에 대한 필요성을 감소시키기 위하여 메모리 셀들의 누설 전류를 감소시키기 위한 방법이 기술된다. 메모리 장치는 1 볼트 전원 상에서 동작하며 250mv 디지트 라인 스윙을 생성하는 것으로서 기술된다.

Description

저전압 다이나믹 메모리
집적 회로 메모리들은 더 많은 메모리 저장 공간을 필요로 함에 따라 밀도를 더욱 증가시켜 왔다. 제조 기술과 설계 옵션은 세대간 설계 변천에 따라 메모리 저장 공간의 증가를 꾸준히 유지하는데 매우 성공적이었지만, 새로운 고집적(highly populated) 회로에 대한 필요성은 여전히 계속되었다.
DRAM(Dynamic Random Access Memory) 디바이스는 통상적으로 개별 메모리 셀들의 배열로 구성된다. 각 메모리 셀은 차아지를 보유할 수 있는 커패시터와 커패시터 차아지를 억세싱하기 위한 억세스 트랜지스터를 포함한다. 이 차아지는 데이타 비트로서 인용되며, 고전압 또는 저전압 중 어느 하나일 수 있다. 데이타는 기입 모드시에는 메모리 셀들 내에 저장되거나 독출 모드시에는 메모리 셀들로 부터 독출될 수 있다. 스위칭 장치로서 사용된 트랜지스터들을 통하여 입출력 라인들에 결합되며, 비트 또는 디지트(digit) 라인으로 인용되는 신호 라인 상에 데이타가 내부적으로 전송된다.
메모리 셀들과 억세스 회로의 사이즈를 감소시키기 위하여 독특한 제조 기술 및 공정이 개발되었지만, 기가 비트 메모리 장치가 요구되는 상황에서는 신뢰도와 전력 소비는 여전이 문제가 된다. 이러한 문제의 해결점은 동작 전압을 낮추는데 있다. 그러나, 동작 전압을 낮춘다는 것은 추가적인 문제점들을 발생시킨다. 그러한 문제점들 중 한가지는 누설 전류로 인해 메모리 리프레쉬 동작을 증가시켜야 한다는 것이다.
전술된 이유 및 이하에 기술된 다른 이유로 인해, 메모리 셀 누설이 최소로 되는 고집적, 저전압 메모리는 본 분야에서 필요하다는 것이 본 명세서를 읽고 이해할 때 본 분야의 숙련된 자에게는 명백하게 될 것이다.
<발명의 요약>
저전압 메모리 장치가 지닌 전술된 문제점과 다른 문제점들은 본 발명에서 다루어지며 후술되는 명세서를 읽고 연구함으로써 알게 될 것이다. 1 볼트 전원으로 동작할 수 있으며 디지트(digit) 라인 상에 250mv 스윙(swing)을 제공하는 메모리 디바이스를 중심으로 기술된다.
특히, 본 발명은 메모리 셀 커패시터들, 메모리 셀 커패시터들과 통신 라인 간에 접속된 억세스 장치들, 감지 증폭기 회로, 및 감지 증폭기 회로와 통신 라인 간에 전기적으로 배치된 n-형 분리 트랜지스터와 p-형 분리 트랜지스터를 포함하는 집적화된 메모리 회로를 기술한다. 억세스 장치들은 메모리 셀 커패시터들의 일측 플레이트(plate)에 접속된 소오스와, 통신 라인에 접속된 드레인을 가지는 n-형 억세스 트랜지스터를 포함할 수 있다. 일 실시예에 있어서, n-형 억세스 트랜지스터는 비제로(non-zero) 전압 레벨로 전기적으로 바이어스된 p-웰 내에 제조된다.
다른 실시예에 있어서, 집적화된 메모리 장치 내에 데이타를 저장하는 방법이 기술된다. 이 방법은 공급 전압 이하의 문턱 전압 레벨인 감소된 전압을 제1 메모리 커패시터 상에 저장하는 단계와, 낮은 기준 전압 이상의 문턱 전압 레벨인 증가된 전압을 제2 메모리 커패시터 상에 저장하는 단계를 포함한다. 이 방법은 누설 전류를 최소화하기 위하여 기판 바이어스 전압을 조절하는 단계를 더 포함할 수 있다.
또 다른 실시예에 있어서, 메모리 장치 내에 데이타를 저장하는 방법이 기술된다. 이 방법은 약 1 볼트인 공급 전압을 n-채널 트랜지스터의 소오스 및 게이트에 공급하는 단계와, n-채널 트랜지스터의 드레인을 제1 메모리 셀에 결합시키는 단계와, p-채널 트랜지스터의 드레인 및 게이트를 접지에 접속하는 단계와, p-채널 트랜지스터의 소오스를 제2 메모리 셀에 결합시키는 단계를 포함한다.
본 발명은 일반적으로 메모리 회로에 관한 것으로, 특히 낮은 공급 전압을 가지는 메모리 회로에 관한 것이다.
도 1은 본 발명의 메모리 장치의 일부를 나타낸 도면이다.
도 2는 도 1의 타이밍도이다.
도 3은 도 1의 메모리 셀의 단면도이다.
도 4는 본 발명의 대용 메모리 장치의 일부를 나타낸 도면이다.
도 5는 도 4의 타이밍도이다.
바람직한 실시예의 다음 상세 설명에서, 참조 번호는 실시예의 일부를 형성하는 첨부 도면에 붙여지고, 이는 본 발명이 실시될 수 있는 구체적인 바람직한 실시예를 설명하는 방식으로 도시된다. 이들 실시예는 본 분야에서 숙련된 자라면 본 발명을 실시할 수 있도록 충분히 상세하게 기술될 것이며, 본 발명의 기술적 사상 및 그 범위를 벗어남이 없이 논리적, 기계적, 전기적 변형이 이루어질 수 있으며 다른 실시예도 이용될 수 있음을 알 수 있다. 따라서, 다음 상세 설명은 제한하기 위한 의도는 아니며, 본 발명의 범위는 첨부된 청구 범위에 의해서만 한정된다.
듀얼 디지트 라인 메모리 장치
도 1을 참조하면, 본 발명의 메모리 장치의 일부와 이에 결합된 듀얼(dual), 또는 중첩된(folded) 디지트 라인이 기술된다. 메모리 어레이(100)은 공통 셀 플레이트(104)로서 형성된 일측 용량성 플레이트와 억세스 트랜지스터 106(0)-(n)에 접속된 타측 플레이트를 가지는 커패시터로서 제조되는 복수개의 메모리 셀들 102(0)-(n)을 가진다. 억세스 트랜지스터 각각은 워드라인 108(0)-(n)에 접속된 게이트를 가지는 n-형 트랜지스터이다. 셀 플레이트(104)는 통상적으로 바이어싱 소오스(도시되지 않음)에 의해 1/2 전원 전압(Vcc)으로 바이어스된다.
디지트 라인들(110, 112)는 메모리 셀들에 선택적으로 결합되도록 억세스 트랜지스터들 중 일부에 각기 접속된다. 억세스 트랜지스터(106)들이 선택적으로 활성화될 경우, 대응되는 메모리 셀(102) 상에 저장된 차아지는 디지트 라인들 중 하나에 결합된다. n-형 분리 트랜지스터들(114, 116), 및 p-형 분리 트랜지스터들(115, 117)은 디지트 라인들(110, 112)을 n-감지 증폭기(118)과 p-감지 증폭기(120) 둘다로 부터 각기 분리시키는데 사용된다. 평형 트랜지스터(122)는 이하에 기술되는 바와 같이, 감지 증폭기의 노드들을 동일 전압으로 등화시키는데 사용된다.
동작에 있어서, 메모리 셀들 내에 저장된 데이타는 도 2에 나타난 프로세스에 따라 억세스되어 감지될 수 있다. 제1 단계는 바이어싱 회로(도시되지 않음)에 의해 공급되는 바와 같이, 평형 트랜지스터(122)(EQ)의 게이트를 하이로 유지시킴으로써, 감지 증폭기들(118, 120)의 노드들(129, 131)을 Vcc/2로 등화시키기 위한 것이다. 따라서, 감지 증폭기들 양단의 전압 차는 각 노드가 공급 전압(Vcc)의 1/2의 바람직한 전압을 가지기에 제로이다. 다음 단계는 분리 트랜지스터들(114)-(117)의 게이트(ISO A-D)에 적절한 전압을 제공함으로써 이들을 활성화시키는 것이다. 이것은 디지트 라인들(110, 112)를 감지 증폭기들(118, 120)에 접속하여 이 디지트 라인들을 Vcc/2로 안정화시킬 수 있다. 분리 트랜지스터들과 평형 트랜지스터가 본 발명과 동떨어짐 없이 다른 시퀀스로 활성화될 수 있다는 것을 알 수 있을 것이다. 다음으로, 메모리 셀 억세스 트랜지스터들 106(0) 중 하나는 대응되는 워드 라인 108(0)을 게이트 전압으로 상승시킴으로써 선택적으로 활성화된다. 선택된 메모리 셀(102) 상에 저장된 차아지 또는 차아지의 부족은 디지트 라인들 중 하나와 공유된다. 논리 "1"이 커패시터 상에 저장된다면, 이에 대응되는 디지트 라인은 약간의 상승, 예를 들면, 약 125mv의 전압 만큼 상승될 것이다. 디지트 라인과 공유된 차아지는 메모리 셀 상에 저장된 차아지에 따라 직접적으로 좌우된다는 것을 알 수 있을 것이다. 메모리 셀이 논리 "0"을 저장하고 있다면, 디지트 라인 전압은 예를 들면 125mv 만큼 하락할 것이다.
본 분야에서 숙련된 자라면 알 수 있는 바와 같이, n-감지 증폭기(118)과 p-감지 증폭기(120)는 디지트 라인들 간의 차를 감지하여 응답시 풀(full) 레일로 감지 증폭기 노드들(129, 131)를 구동한다. 디지트 라인들(110, 112)는 Vcc-VTN또는 Vss+VTP중 어느 하나로 구동될 것이다. n-감지 증폭기(118)은 타 트랜지스터의 소오스에 교차 결합된 게이트를 가지는 2개의 n-채널 트랜지스터들을 가진다. 각 트랜지스터의 드레인들은 공통으로 접속되어 NLat 라인에 의해 제어된다. 이 NLat 라인은 통상적으로 노드들(129, 131)이 Vcc/2로 등화되었던 동일 레벨로 프리차아지된다. NLat 상의 전압은 노드들 중 하나 상의 고전압을 감지하기 위하여 낮아진다. 노드(129)가 노드(131) 이상인 125mv 라고 가정하면, 트랜지스터(119)는 NLat이 노드(129) 이하인 문턱 전압 만큼 하락할 경우 턴온되기 시작할 것이다. 노드(131)은 트랜지스터(117)이 턴온되지 않도록 하기 위하여 NLat로 풀(pull)될 것이다. 유사하게, p-감지 증폭기(120)은 2개의 교차 결합된 p-채널 트랜지스터들(121, 125)를 가진다. 각 트랜지스터의 드레인들은 공통으로 접속되어 PLat 라인에 의해 제어된다. 이 PLat 라인은 통상적으로 노드들(129, 131)이 Vcc/2로 등화되었던 동일 레벨로 프리차아지된다. PLat 라인 상의 전압은 노드들 중 한 노드 상의 저전압을 감지하기 위하여 상승된다. 노드(131)이 노드(129) 이하인 125mv라고 가정하면, 트랜지스터(121)은 PLat가 노드(131) 이상인 문턱 전압 만큼 증가될 때 턴온되기 시작할 것이다. 노드(129)는 트랜지스터(125)가 턴온되지 않도록 하기 위하여 PLat로 풀(pull)될 것이다. NLat와 PLat가 전력 레일들을 각기 그라운드와 Vcc로 풀(full)하기 위하여 스트로우브(strobe)된다. 디지트 라인들 중 하나가 더 높게 된다면, 상보 디지트 라인이 Vss+VTP로 풀(pull)될 동안 디지트 라인은 Vcc-VTN으로 구동될 것이다.
분리 트랜지스터들(114)-(117)은 메모리 셀들 상에 저장된 전압을 조절하는데 사용된다. 즉, n-형 분리 트랜지스터들(114, 116)은 Vcc-VTN의 최대 레벨에 도달될 때까지 디지트 라인들(110, 112)을 각기 허용할 것이며, 여기서 VTN은 n-형 트랜지스터의 문턱 전압이다. 따라서, ISO A와 B는 Vcc까지 상승되며 Vcc 이상인 전압까지는 "펌프(pumped)"되지 않는다. 본 발명에 있어서, Vcc는 약 1 볼트이며 VTN은 .375 볼트이다. 그 결과, 메모리 셀 상에 저장된 최대 전압은 Vcc에 도달되지 않을 것이다.
마찬가지로, p-형 분리 트랜지스터들(115, 117)은 메모리 셀들 상에 저장된 최소 전압을 상승시키는데 사용된다. p-형 분리 트랜지스터들은 디지트 라인들(110, 112)를 Vss+VTP와 동일한 전압 레벨로 풀(pull)시킬 것이며, 여기서 VTP는 p-형 트랜지스터의 문턱 전압이다. 본 발명에 있어서, Vss는 약 0 볼트이고 VTP는 .375 볼트이다. 그 결과, 메모리 셀 상에 저장된 최소 전압은 약 .375 볼트가 될 것이다.
인접한 메모리 셀들 간의 전압차를 감소시킴으로써 더 큰 전압 차로 인해 셀들 간의 절연 옥사이드에서 브레이크다운이 발생되지 않고도 메모리 셀 집적도를 증가시킬 수 있음을 본 분야의 숙련된 자라면 이해할 것이다. 메모리 셀들 보다 감지 증폭기들의 수가 적기 때문에, 감지 증폭기들(118, 120)에 대하여 요구되는 간격은 메모리 셀들의 간격 만큼 치명적이지는 않다. 따라서, 감지 증폭기들은 서로 더 멀리 이격될 수 있으며 더 높은 전압에서 동작될 수 있다.
감소된 메모리 셀 전압은 메모리 셀들 상의 누설 전류를 감소시킬 필요성을 부각시킨다. 도 3은 도 1의 메모리 회로의 단면도를 나타낸다. 디지트 라인(110)은 트랜지스터 106(0)의 드레인(107)에 접속된다. 메모리 셀 102(0)은 공통 플레이트(111)와 저장 플레이트(113)로서 제조된다. 이 저장 플레이트는 트랜지스터 106(0)의 소오스(105)에 접속된다. 여기에는 메모리 셀의 성능을 저하시키는 누설 전류의 2가지 초기 형태가 있는데, 그것은 졍션 누설(junction leakage)과 서브 문턱 누설(sub-threshold leakage)이다. 졍션 누설은 소오스(105)와 p-웰 또는 기판(109) 간의 누설 전류이다. 서브 문턱 누설은 트랜지스터 106(0)이 턴오프될 때 소오스(105)와 드레인(107) 간의 전류이다. 누설 전류 둘다 공정 가변 및 기판 바이어스에 민감하다. p-웰 바이어스가 Vss 이상인 레벨로 상승된다면, 졍션 누설 전류는 감소되는 반면에 서브 문턱 누설 전류는 증가된다. 이와는 반대로, 바이어스 레벨이 Vss 이하인 레벨로 감소된다면, 서브 문턱 누설 전류는 감소하는 반면에 졍션 누설 전류는 증가된다. 그 결과, p-웰 바이어스는 공정 처리된 메모리 장치의 누설 특성에 기초하여 조절될 수 있다. 예를 들면, 메모리 장치의 서브 문턱 누설이 낮고 졍션 누설은 높다면, p-웰 바이어스가 상승하여 졍션 누설을 감소시킬 수 있다. 유사하게, 졍션 누설이 낮고 서브 문턱 누설은 높은 경우 p-웰 바이어스가 감소하여 서브 문턱 누설을 감소시킬 수 있다. 서로 다른 논리 상태를 저장하는 메모리 셀들 간의 전압 차를 감소시키는 것과 기판 바이어스를 사용하여 누설 전류를 감소시키는 것에 대한 결합은 메모리 장치로 하여금 고밀도화된 메모리 셀들을 제조할 수 있게 한다. 전압차가 감소됨에 따라, 메모리 셀들은 절연 옥사이드 내에서 브레이크다운을 겪지 않고도 현시점에서 가능한 배치 보다 더 가깝게 배치할 수 있다. 메모리 셀들 상에 저장된 데이타는 기판 바이어스 레벨에 대한 조절을 통하여 메모리 셀들의 누설 전류를 최소화함으로써 증가된 시주기 동안 유지될 수 있다. 전술된 저전압 메모리 장치의 설계 및 제조 기술은 듀얼 디지트 라인들을 가지는 메모리 또는 DRAM에 국한되지 않는다. 본 발명은 싱글 디지트 라인을 가지는 메모리를 포함하는 임의의 다이나믹 메모리 장치 내에 포함될 수 있다.
싱글 디지트 라인 메모리 장치
디지트 라인들은 다이(die) 면적의 상대적인 큰 점유를 요구하며 메모리 장치의 밀도를 증가시키는 장벽을 생성하는 금속 라인으로서 통상적으로 제조된다. 따라서, 디지트 라인들의 수를 감소시키는데 유익하다. 도 4는 싱글 디지트 라인 구조를 사용하는 본 발명의 센싱 회로를 나타낸 도면이다. 메모리 어레이(123)은 공통 셀 플레이트(127)에 접속된 일측 노드를 가지는 커패시터로서 제조된 메모리 셀들 126(0)-(n)을 포함한다. 셀 플레이트는 바이어싱 회로(도시되지 않음)에 의해 1/2 Vcc로 바이어스 된다. 각 메모리 셀(126)의 타측 플레이트는 n-형 억세스 트랜지스터들 128(0)-(n) 중 한 트랜지스터에 접속된다. 억세스 트랜지스터들은 디지트 라인(124)에 접속되며 워드라인들 130(0)-(n) 중 하나에 접속된 게이트를 가진다. 분리 트랜지스터들(132, 133)은 n-감지 증폭기(136)와 p-감지 증폭기(138) 둘다의 노드(135)로 부터 디지트 라인(124)를 선택적으로 분리시키기 위해 제공된다. 이와 같이, n-형 분리/평형 트랜지스터(134)는 감지 증폭기들의 노드(137)와 디지트 라인(124) 간에 접속된다. n-형 평형 트랜지스터(139)는 감지 증폭기의 노드들(135, 137)을 공통 전압으로 등화시키기 위하여 제공된다. 후술되는 바와 같이, 공통 전압은 Vcc/2에 가까울수록 바람직하다.
분리 트랜지스터들(132, 133)은 메모리 셀들 상에 저장된 전압을 조절하는데 이용된다. 즉, n-형 분리 트랜지스터(132)는 디지트 라인(124)를 최대 레벨 Vcc-VTN에 도달될 수 있도록 할 수 있으며, 여기서 VTN은 n-형 트랜지스터의 문턱 전압이다. 따라서, ISO B는 Vcc까지 상승되며 Vcc 이상인 전압 까지는 "펌프"되지 않는다. 본 발명에 있어서, Vcc는 약 1 볼트이고 VTN은 .375 볼트이다. 그 결과, 메모리 셀 상에 저장된 최대 전압은 Vcc에 도달되지 않을 것이다.
이와 같이, p-형 분리 트랜지스터(133)은 메모리 셀들 상에 저장된 최대 전압을 상승시키는데 사용된다. p-형 분리 트랜지스터들은 디지트 라인(124)를 Vss+VTP와 동일한 전압 레벨로 풀(pull)시킬 것이며, 여기서 VTP는 p-형 트랜지스터의 문턱 전압이다. 본 발명에 있어서, Vss는 약 0 볼트이고 VTP는 .375 볼트이다. 그 결과, 메모리 셀 상에 저장된 최소 전압은 약 .375 볼트가 될 것이다.
전술된 바와 같이, 메모리 셀들 간에 감소된 전압차는 셀들 간의 절연 옥사이드가 브레이크다운되지 않고도 메모리 셀 밀도를 증가시킬 수 있게 한다. 그러나, 감지 증폭기들(136, 138)에 대한 배치 조건은 메모리 셀들의 배치 조건 보다 치명적이 아니며 좀 더 높은 전압에서 동작될 수 있다.
메모리 셀들(130)은 전술된 것과 유사하게 도 3을 참조하여 제조된다. 졍션 전류와 서브 문턱 누설 전류 둘다 도 4의 메모리 장치에 영향을 미치며 공정 가변 및 기판 바이어스에 민감하다. 듀얼 디지트 라인 구조에서 처럼, p-웰 바이어스가 Vss 이상인 레벨 까지 상승된다면, 졍션 누설 전류는 감소되는 반면에 서브 문턱 누설 전류는 증가된다. 만약 바이어스 레벨이 Vss 이하인 레벨 까지 감소된다면, 서브 문턱 누설 전류는 감소되는 반면에, 졍션 누설 전류는 증가된다. 그 결과, p-웰 바이어스는 공정 처리된 메모리 장치의 누설 특성에 기초하여 조절될 수 있다. 예를 들면, 메모리 장치의 서브 문턱 누설이 낮고 졍션 누설이 높다면, p-웰 바이어스는 졍션 누설을 감소시키기 위하여 상승될 수 있다. 유사하게, 졍션 누설이 낮고 서브 문턱 누설이 높을 경우 서브 문턱 누설을 감소시키기 위하여 p-웰 바이어스는 감소될 수 있다.
도 5를 참조하면, 메모리 셀(126) 상에 저장된 데이타를 감지하기 위하여, 증폭기들의 노드들(135, 137)과 디지트 라인(124)은 트랜지스터(139)의 게이트(EQ)를 활성화시킴으로써 등화된다. 이어서, 트랜지스터(134)는 게이트 전압(ISO Equil)을 낮춤으로써 턴오프된다. 저장된 데이타를 감지하기 전에, 평형 트랜지스터(139)를 턴오프하여 노드(137)을 등화 전압으로 래치시킨다. 억세스 트랜지스터들 130(0)-(n) 중 하나는 대응되는 워드라인 130(0)-(n)을 승압함으로써 선택적으로 활성화된다. 메모리 셀 내에 저장된 차아지는 디지트 라인 및 감지 증폭기 노드(135)와 공유된다. 디지트 라인 상의 전압 형태의 차아지는 메모리 셀 내에 저장된 차아지에 따라 좌우되며, 통상적으로 이 전압차는 전술된 바와 같이, 약 ±125mv이다.
차아지가 디지트 라인에 결합된 후, 분리 트랜지스터들(132, 133)를 턴오프하여 노드(135)를 선택된 디지트 라인으로 부터 분리시킨다. 디지트 라인(124)로 부터 노드(135)를 분리시킴으로써, 디지트 라인(124)의 커패시턴스는 제거된다. 다음으로, 본 분야에서 숙련된 자라면 알 수 있는 바와 같이, 감지 증폭기는 NLat와 PLat를 사용하여 스트로우브되어 적절한 공급 레벨로 노드(135)를 구동한다. 즉, 노드(135)가 등화 레벨 이상이라면, 이 노드는 Vcc로 구동되고 노드(135)가 등화 레벨 이하라면, 이 노드는 접지로 구동된다. 다음으로, 분리 트랜지스터들(132, 133)을 재활성화하여 전체 디지트 라인(124)를 적절한 전력 레벨로 천이시켜서 메모리 셀을 리프레쉬할 수 있다. 워드라인(130)이 로우 레벨로 복귀된 후, 감지 증폭기들의 양 노드와 디지트 라인이 등화될 수 있도록 평형 트랜지스터를 재활성화할 수 있다.
감지 증폭기들이 활성화되는 동안 트랜지스터(139)를 통하여 노드들(135, 137)를 접속한다는 것은 감지 증폭기들 내의 전류를 교차시키게 될 것이다. 이 교차 전류는 상대적으로 클 수 있으며 경제적으로 바람직하지 못하다. 하나의 감지 증폭기 노드가 Vcc에 놓여지고 다른 감지 증폭기가 접지에 놓여질 때, 최종 등화 레벨은 Vcc/2 근방에 놓여질 것이라는 것을 알게 될 것이다. 대용적으로, 노드(137)을 상반 상태로 만들어서 감지 증폭기를 등화시키기 위하여, 트랜지스터(134)는 노드(137)을 디지트 라인(124)에 선택적으로 접속하는데 사용될 수 있다. 즉, 디지트 라인(124)로 부터 노드(135)를 1차적으로 분리시키고 트랜지스터(134)를 활성화함으로써, 감지 증폭기들은 그 상태를 변화시키기 위하여 디지트 라인 상에 전압을 인가할 것이다. 예를 들면, 트랜지스터(134)가 활성화될 때 디지트 라인이 "1"이라면, 이 디지트 라인 상의 전압은 n-감지 증폭기에 의해 로우로 천이하게 될 것이다. 노드(135)를 일정하게 유지하고 트랜지스터(134)를 사용함으로써 전류가 교차되는 것을 피할 수 있다는 것을 알게 될 것이다. 트리거 또는 트래킹 회로(도시되지 않음)는 Vcc/2 근처 레벨에서 전압을 래치하는데 사용될 수 있다. 일 실시예에서는 평형 트랜지스터(139)를 턴온하고 감지 증폭기들(136, 138)을 턴오프하기 위하여 타이밍 회로가 사용될 것이다.
결론
메모리 장치는 낮은 공급 전압에서 동작하기 때문에 높은 메모리 셀 밀도로 제조될 수 있음이 기술되었다. 메모리 장치는 듀얼 디지트 라인 구조를 사용하거나 싱글 디지트 라인 구조를 사용하여 설계될 수 있다. 메모리 장치는 감지 증폭기들과 메모리 셀들 간에 배치된 n-형 분리 트랜지스터와, 감지 증폭기들과 메모리 셀들 간에 배치된 p-형 분리 트랜지스터를 가진다. 이 2개의 분리 트랜지스터들은 메모리 셀들 상에 저장된 저전압 및 고전압을 "클램프(clamp)"하는데 사용된다. 인접 메모리 셀들 간의 감소된 전압차는 셀들 간의 절연 옥사이드 상에 스트레스를 감소시킨다. 기판의 바이어스 전압을 조절함으로써, 누설 전류가 메모리 셀들 내에서 감소되어 저전압 레벨로 과도한 리프레쉬 동작을 할 필요가 없게 한다. 디지트 라인 상에서 250mv 스윙을 생성하는 동안 메모리는 1 볼트 전원 상에서 동작될 수 있다.
구체적인 실시예를 도시하고 기술하였지만, 동일 목적을 달성하기 위해 예측된 임의의 배열로 구체적인 실시예를 대체할 수 있다는 것은 본 분야에서 숙련된 자라면 이해할 것이다. 이러한 응용은 본 발명의 임의의 적용이나 변형을 포함한다는 것을 의미한다. 예를 들면, 다른 등화 회로들이 싱글 디지트 라인 회로에 사용될 수 있다. 따라서, 본 발명은 청구 범위 및 이와 동등한 범위에 의해서만 국한된다는 것을 분명히 의미한다.

Claims (18)

  1. 집적 메모리 회로에 있어서:
    복수개의 메모리 셀 커패시터들과;
    상기 복수개의 메모리 셀 커패시터들과 통신 라인 간에 접속되어, 각기 상기 복수개의 메모리 셀 커패시터들 중 하나를 상기 통신 라인에 선택적으로 접속하기 위한 복수개의 억세스 장치들과;
    감지 증폭기 회로와;
    상기 감지 증폭기 회로와 상기 통신 라인 간에 전기적으로 배치된 n-형 분리 트랜지스터 및 p-형 분리 트랜지스터
    를 포함하며;
    높은 공급 전압 레벨 이하인 복수개의 메모리 셀들 중 하나 상에는 최대 차아지를 저장하고 낮은 공급 전압 레벨 이상인 상기 복수개의 메모리 셀들 중 하나 상에는 최소 차아지를 저장하도록 적응되는
    것을 특징으로 하는 집적 메모리 회로.
  2. 제1항에 있어서, 상기 복수개의 억세스 장치들은 상기 복수개의 메모리 셀 커패시터들의 일측 플레이트에 접속된 소오스와, 상기 통신 라인에 접속된 드레인을 가지는 n-형 억세스 트랜지스터를 포함하는 것을 특징으로 하는 집적 메모리 회로7.
  3. 제2항에 있어서, 상기 n-형 억세스 트랜지스터는 p-웰 내에 제조되는 것을 특징으로 하는 집적 메모리 회로.
  4. 제3항에 있어서, 상기 p-웰은 비제로(non-zero) 전압 레벨로 전기적으로 바이어스되는 것을 특징으로 하는 집적 메모리 회로.
  5. 제1항에 있어서, 상기 n-형 분리 트랜지스터는 높은 공급 레일(Vcc) 또는 낮은 공급 레일(Vss) 중 어느 한 레일에 선택적으로 결합된 게이트를 가짐을 특징으로 하는 집적 메모리 회로.
  6. 제1항에 있어서, 상기 p-형 분리 트랜지스터는 높은 공급 레일(Vcc) 또는 낮은 공급 레일(Vss) 중 어느 한 레일에 선택적으로 결합된 게이트를 가짐을 특징으로 하는 집적 메모리 회로.
  7. 집적 메모리 회로에 있어서:
    n-형 억세스 트랜지스터들의 소오스에 접속된 일측 플레이트를 가지는 메모리 셀 커패시터들 -상기 n-형 억세스 트랜지스터들의 드레인은 디지트 라인에 접속됨- 와;
    감지 증폭기 회로와;
    상기 감지 증폭기 회로와 상기 디지트 라인 간에 전기적으로 배치된 n-형 분리 트랜지스터 및 p-형 분리 트랜지스터
    를 포함하며;
    높은 공급 전압 레벨(Vcc-VTN) 이하인 p-형 트랜지스터의 문턱 전압을 가지는 메모리 셀 상에는 최대 차아지를 저장하고, 낮은 공급 전압 레벨(Vss+VTP) 이상인 p-형 트랜지스터의 문턱 전압 레벨을 가지는 상기 메모리 셀 상에는 최소 차아지를 저장하도록 적응되는
    것을 특징으로 하는 집적 메모리 회로.
  8. 제7항에 있어서, 상기 n-형 분리 트랜지스터는 상기 감지 증폭기에 접속된 드레인과 상기 p-형 분리 트랜지스터의 소오스에 접속된 소오스를 가지며, 상기 p-형 분리 트랜지스터는 디지트 라인에 접속된 드레인을 가지는 것을 특징으로 하는 집적 메모리 회로.
  9. 제8항에 있어서, 상기 n-형 억세스 트랜지스터는 비제로 전압 레벨로 전기적으로 바이어스된 p-웰 내에 제조되는 것을 특징으로 하는 집적 메모리 회로.
  10. 제7항에 있어서,
    상기 n-형 분리 트랜지스터는 높은 공급 레일(Vcc) 또는 낮은 공급 레일(Vss) 중 어느 한 레일에 선택적으로 결합된 게이트를 가지고,
    상기 p-형 분리 트랜지스터는 높은 공급 레일(Vcc) 또는 낮은 공급 레일(Vss) 중 어느 한 레일에 선택적으로 결합된 게이트를 가지는
    것을 특징으로 하는 집적 메모리 회로.
  11. 제10항에 있어서, 상기 Vcc는 약 1 볼트이고 상기 Vss는 접지임을 특징으로 하는 집적 메모리 회로.
  12. 집적 메모리 장치 내에 데이타를 저장하는 방법에 있어서:
    제1 메모리 커패시터 상에 감소된 전압을 저장하는 단계 -상기 감소된 전압은 공급 전압 이하인 n-채널 트랜지스터의 문턱 전압 레벨임- 와;
    제2 메모리 커패시터 상에 증가된 전압을 저장하는 단계 -상기 증가된 전압은 낮은 기준 전압 이상인 p-채널 트랜지스터의 문턱 전압 레벨임-
    를 포함하는 것을 특징으로 하는 데이타 저장 방법.
  13. 제12항에 있어서, 누설 전류를 최소화하기 위하여 기판 바이어스 전압을 조절하는 단계를 더 포함하는 것을 특징으로 하는 데이타 저장 방법.
  14. 제13항에 있어서, 상기 기판 바이어스 전압을 조절하는 상기 단계는
    서브 문턱 누설 전류를 낮추기 위하여 상기 기판 바이어스 전압을 낮추는 단계와;
    졍션 누설 전류를 낮추기 위하여 상기 기판 바이어스 전압을 상승시키는 단계
    를 포함하는 것을 특징으로 하는 데이타 저장 방법.
  15. 제12항에 있어서, 상기 공급 전압은 약 1 볼트이고, 상기 낮은 기준 전압은 접지임을 특징으로 하는 데이타 저장 방법.
  16. 메모리 장치 내에 데이타를 저장하는 방법에 있어서:
    n-채널 트랜지스터의 소오스 및 게이트에 약 1 볼트인 공급 전압을 제공하는 단계와;
    상기 공급 전압 이하인 n-채널 트랜지스터의 문턱 전압 레벨을 가지는 전압 레벨로 제1 메모리 셀이 차아지되도록 상기 제1 메모리 셀에 상기 n-채널 트랜지스터의 드레인을 결합시키는 단계와;
    p-채널 트랜지스터의 드레인 및 게이트를 접지에 접속시키는 단계와;
    접지 레벨 이상인 p-채널 트랜지스터의 문턱 전압 레벨을 가지는 전압 레벨로 제2 메모리 셀이 차아지되도록 상기 제2 메모리 셀에 상기 p-채널 트랜지스터의 소오스를 결합시키는 단계
    를 포함하는 것을 특징으로 하는 데이타 저장 방법.
  17. 제16항에 있어서, 누설 전류를 최소화하기 위하여 기판 바이어스 전압을 조절하는 단계를 더 포함하는 것을 특징으로 하는 데이타 저장 방법.
  18. 제17항에 있어서, 상기 기판 바이어스 전압을 조절하는 상기 단계는
    서브 문턱 누설 전류를 낮추기 위하여 상기 기판 바이어스 전압을 낮추는 단계와;
    졍션 누설 전류를 낮추기 위하여 상기 기판 바이어스 전압을 상승시키는 단계
    를 포함하는 것을 특징으로 하는 데이타 저장 방법.
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Families Citing this family (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
USRE40552E1 (en) * 1990-04-06 2008-10-28 Mosaid Technologies, Inc. Dynamic random access memory using imperfect isolating transistors
US5636170A (en) * 1995-11-13 1997-06-03 Micron Technology, Inc. Low voltage dynamic memory
US5835433A (en) * 1997-06-09 1998-11-10 Micron Technology, Inc. Floating isolation gate from DRAM sensing
US5875141A (en) * 1997-08-14 1999-02-23 Micron Technology, Inc. Circuit and method for a memory device with P-channel isolation gates
US5862089A (en) * 1997-08-14 1999-01-19 Micron Technology, Inc. Method and memory device for dynamic cell plate sensing with ac equilibrate
US5973352A (en) * 1997-08-20 1999-10-26 Micron Technology, Inc. Ultra high density flash memory having vertically stacked devices
US6477098B1 (en) * 1997-12-19 2002-11-05 Micron Technology, Inc. Dynamic random access memory array having segmented digit lines
US6141259A (en) * 1998-02-18 2000-10-31 Texas Instruments Incorporated Dynamic random access memory having reduced array voltage
US5936898A (en) * 1998-04-02 1999-08-10 Vanguard International Semiconductor Corporation Bit-line voltage limiting isolation circuit
US6137739A (en) * 1998-06-29 2000-10-24 Hyundai Electronics Industries Co., Ltd. Multilevel sensing circuit and method thereof
US5949720A (en) * 1998-10-30 1999-09-07 Stmicroelectronics, Inc. Voltage clamping method and apparatus for dynamic random access memory devices
US6301175B1 (en) 2000-07-26 2001-10-09 Micron Technology, Inc. Memory device with single-ended sensing and low voltage pre-charge
US6292417B1 (en) 2000-07-26 2001-09-18 Micron Technology, Inc. Memory device with reduced bit line pre-charge voltage
KR100650712B1 (ko) * 2000-12-27 2006-11-27 주식회사 하이닉스반도체 게이트 분리 센스 앰프
US6531727B2 (en) * 2001-02-09 2003-03-11 Micron Technology, Inc. Open bit line DRAM with ultra thin body transistors
US6559491B2 (en) * 2001-02-09 2003-05-06 Micron Technology, Inc. Folded bit line DRAM with ultra thin body transistors
US6566682B2 (en) * 2001-02-09 2003-05-20 Micron Technology, Inc. Programmable memory address and decode circuits with ultra thin vertical body transistors
US6496034B2 (en) * 2001-02-09 2002-12-17 Micron Technology, Inc. Programmable logic arrays with ultra thin body transistors
US6424001B1 (en) 2001-02-09 2002-07-23 Micron Technology, Inc. Flash memory with ultra thin vertical body transistors
US7160577B2 (en) 2002-05-02 2007-01-09 Micron Technology, Inc. Methods for atomic-layer deposition of aluminum oxides in integrated circuits
CN100407335C (zh) * 2003-05-09 2008-07-30 联发科技股份有限公司 差动式只读存储器的预充电及检测电路
US6961277B2 (en) * 2003-07-08 2005-11-01 Micron Technology, Inc. Method of refreshing a PCRAM memory device
US7372092B2 (en) * 2005-05-05 2008-05-13 Micron Technology, Inc. Memory cell, device, and system
US7927948B2 (en) 2005-07-20 2011-04-19 Micron Technology, Inc. Devices with nanocrystals and methods of formation
US7505341B2 (en) * 2006-05-17 2009-03-17 Micron Technology, Inc. Low voltage sense amplifier and sensing method
US7408813B2 (en) * 2006-08-03 2008-08-05 Micron Technology, Inc. Block erase for volatile memory
KR101050699B1 (ko) 2008-04-04 2011-07-20 엘피다 메모리 가부시키가이샤 반도체 메모리 디바이스
US8125829B2 (en) 2008-05-02 2012-02-28 Micron Technology, Inc. Biasing system and method
JP2013531860A (ja) 2010-06-10 2013-08-08 モサイド・テクノロジーズ・インコーポレーテッド センス増幅器およびビット線分離を備える半導体メモリデバイス
WO2012008198A1 (ja) * 2010-07-16 2012-01-19 シャープ株式会社 光センサ付き表示装置

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4351034A (en) * 1980-10-10 1982-09-21 Inmos Corporation Folded bit line-shared sense amplifiers
GB9007789D0 (en) * 1990-04-06 1990-06-06 Foss Richard C Method for dram sensing current control
US5280452A (en) * 1991-07-12 1994-01-18 International Business Machines Corporation Power saving semsing circuits for dynamic random access memory
US5175450A (en) * 1991-08-23 1992-12-29 Micron Technology, Inc. Apparatus for providing multi-level potentials at a sense node
JPH05159575A (ja) * 1991-12-04 1993-06-25 Oki Electric Ind Co Ltd ダイナミックランダムアクセスメモリ
DE69333909T2 (de) * 1992-11-12 2006-07-20 Promos Technologies, Inc. Leseverstärker mit lokalen Schreibtreibern
US5367213A (en) * 1993-06-09 1994-11-22 Micron Semiconductor, Inc. P-channel sense amplifier pull-up circuit incorporating a voltage comparator for use in DRAM memories having non-bootstrapped word lines
KR960011207B1 (ko) * 1993-11-17 1996-08-21 김광호 반도체 메모리 장치의 데이타 센싱방법 및 그 회로
US5636170A (en) * 1995-11-13 1997-06-03 Micron Technology, Inc. Low voltage dynamic memory

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Publication number Publication date
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TW375741B (en) 1999-12-01
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KR100276540B1 (ko) 2001-01-15
JP3472930B2 (ja) 2003-12-02
DE69606065T2 (de) 2000-08-10
AU7679896A (en) 1997-06-05
US5856939A (en) 1999-01-05
WO1997018564A1 (en) 1997-05-22
US5636170A (en) 1997-06-03

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