KR19990035969A - 전자지연뇌관 - Google Patents

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야마모토 카즈모토
아사히 가세이 고교 가부시키가이샤
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Abstract

전자 지연 뇌관은 전자 타이머(100), 및 점화 소자의 점화에 의해 격발되는 전기 뇌관(200)을 포함한다. 타이머는 전원으로부터 공급된 전기 에너지를 저장하기 위한 에너지 충전 회로(120), 트리거 신호를 출력하기 위해 상기 에너지 충전 회로에 저장된 전기 에너지를 사용하여 시간 주기를 결정하기 위한 지연 회로(30); 및 상기 트리거 신호에 응답하여, 상기 에너지 충전 회로에 저장된 전기 에너지를 상기 점화 소자에 제공하기 위한 스위칭 회로(140)을 포함한다. 전자 지연 뇌관에 외부적으로 인가된 충격에 대해, 상기 전기 뇌관에 사용된 격발 범위에서의 충격값의 하한이 상기 전자 타이머(100)이 동작할 수 있는 범위의 충격 값의 상한과 중첩한다. 따라서, 열악한 환경에서도, 불발되지 않고 남아있는 폭발물이 없을 것이다. 수정 발진기(131)의 손상이 검출되면, 이 검출된 신호에 응답하여 전기 폭발이 발생된다.

Description

전자 지연 뇌관
현재까지 전자 지연 뇌관은 에너지 충전 회로가 발파 장치(blasting machine)로부터 공급된 전기 에너지를 내부에 저장하도록 하며, 저장된 전기 에너지에 응답하여 동작되고 소망의 지연 시간 경과 후 스위칭 동작을 수행하는 것으로 알려졌다.
종래의 전자 지연 뇌관 기술로는 다음과 같은 예들이 제안되었다:
(i) RC 회로의 충전 시상수를 기준으로 사용하여 점화 시간을 제어하는 기술이 일본 특허 공개 공보 제83200/1983, 91799/1987 등에 개시되어 있다.
(ii) 수정 수정 발진기와 같은 고형 발진기의 특성 주파수를 기준으로 사용하여 상당히 높은 시간 정밀도로 점화 시간을 제어하는 기술이 미국 특허 공보 제4,445,435호, 독일 특허 공보 제3,942,842호, 일본 특허 공개 공보 제79797/1993, WO95/04253호 등에 개시되어 있다.
일반적으로, 이들 전자 지연 뇌관 각각은 도 1에 도시된 바와 같이 발파 장치(10)으로부터 전기 에너지가 공급된 전자 타이머(100) 및 전기 뇌관(200)을 구비한다. 전자 타이머(100)은 에너지 충전 회로(120), 지연 회로(30) 및 전자 스위칭 회로(140)을 구비한다. 발파시, 전자 타이머(100)에는 발파 장치(10)으로부터 전기 에너지가 공급되며, 이 전기 에너지를 에너지 충전 회로(120)에 저장한 후 발파 장치(10)으로부터 전기 에너지 공급이 완료된 후 에너지 충전 회로(120)에 저장된 전기 에너지에 기초하여 지연 회로(30)을 구동한다. 소정의 지연 시간이 경과된 후, 지연 회로(30)이 전자 스위칭 회로(140)을 폐쇄하여 에너지 충전 회로(120)에 저장된 전기 에너지가 전기 뇌관(200)에 공급됨으로써 전기 뇌관(200)이 폭발된다.
따라서, 지연 회로(30)을 구비하는 전자 타이머(100)이 여러 원인들, 일반적으로 충격에 의한 손상으로 인해 작동 해제되면(deactivated), 전기 뇌관(200)은 폭발되지 않는다. 그러므로, 충격에 대해 전자 타이머를 보호하는 구조에 대한 중요성이 증가되었다. 현재까지는, 이들 기술로서 예를 들어 일본 특허 공개 공보 제35298/1982호, 290398/1988호 및 153699/1987호, 일본 실용 신안 공개 공보 제31398/1989호들에 개시된 공지 기술이 존재한다. 다음의 구조들은 이들 공보에 개시되어 있다.
(a) 전자 타이머가 전기 뇌관의 하우징에 삽입되며 에폭시 또는 탄성 중합체(elastomer)와의 에폭시 합성물로 봉입된 구조;
(b) 폴리스티렌 또는 폴리에틸렌과 같은 열가소성 수지로 주조 봉입된(cast-sealed) 구조;
(c) O-링에 의해 기판이 케이스에 고정된 구조;
(d) 전자 타이머가 플라스틱 케이스에 직접 삽입되며, 케이스와 전자 타이머 사이에 빈 공간이 형성되는 구조.
상술된 전자 지연 뇌관의 주요한 이용은 발파로 인해 생성된 지면 진동 또는 잡음을 감소시키기 위함이다. 그러나, 일본 특허 공개 공보 제285800/1989에 개시된 바와 같이, 이러한 목적을 달성하기 위해서는 점화 시간의 정확도에 대한 다음의 조건을 충족시킬 필요가 있다:
t/σ≥10
여기서, t : 점화 시간 간격
σ : 점화 시간 간격 변화의 표준 편차
점화 시간 간격 t은 주로 10 ㎳ 내로 설정되기 때문에, 점화 시간 간격의 표준 편차 σ는 바람직하게는 최대한 ±1 ㎳ 내에 속하도록 한정되어야 한다.
실제 발파 작업시, 전자 지연 뇌관에 삽입된 복수의 폭발물들이 사용되며 소정의 발파 패턴에 기초하여 형성된 대응하는 폭발 구멍 내에 장착된다. 그 후, 폭발물들은 소정 시간차로 바위와 같은 단편으로 연속적으로 폭발된다. 그러므로, 이러한 폭발 구멍은 발파 패턴에 따라 상당히 단거리에서 서로 인접되리라 예상된다. 폭발성이며 전자적인 지연 뇌관은 자체 폭발 전에 인접한 구멍의 강력한 발파 충격을 받는다고 이해된다. 특히 발파 작업이 터널 채굴 중에 수행되는 경우, 인접한 구멍의 부트레그(bootleg)는 서로 근접하게 형성되어 파괴 효과를 개선시키며, 부트레그 사이의 간격은 주로 "V 절단"이라 불리는 파괴 방법의 경우 부트레그 사이의 간격은 주로 20 ㎝ 이하에 달한다.
더우기, 전자 지연 뇌관이 자체 폭발전에 격는 폭발성 충격의 예로 다음의 다양한 충격 모드들이 고려된다.
(1) 발파지에서 생성되리라 예상되는 용수(spring water)를 통해 전자 지연 뇌관이 모든 방향으로 압축되는 모드;
(2) 바위의 탄성 범위 내의 진동에 의해 전자 지연 뇌관이 발파되어 변위 가속(displacement acceleration)이 생성되는 모드;
(3) 바위의 균열을 통해 폭발성 가스가 유입되어 한 방향으로부터 인가된 압축 또는 변위 가속이 전자 지연 뇌관에서 생성되는 모드; 및
(4) 바위가 파괴에 의해 변위되어 전자 지연 뇌관이 변위된 바위에 의해 압축을 받는 모드;
각각의 충격 정도는 폭발원의 폭발물량 및 바위의 상태에 따라 다르다. 그러나, 충격의 정도는 폭발지로부터 약 20 ㎝ 거리에서 30 MPa 내지 70 MPa의 압력 또는 수만 G 내지 수십만 G의 충격 가속에 달한다고 고려된다.
이 경우, 전자 지연 뇌관은 상당히 큰 폭발 충격을 받으므로 앞에서 언급한 종래의 기술은 전기 뇌관의 불발을 완전히 제거하기란 매우 어렵다.
이것과 반대로, 전자 타이머를 사용하지 않고 지연 전하를 사용하는 종래의 개별 전기 뇌관의 모든 점화 전하는 종래의 전기 뇌관이 상술된 충격을 받는 경우에도 동시에 폭발되기 때문에, 각각의 전기 뇌관의 폭발력이 감소되는 경우에도(불완전하게 폭발됨) 뇌관은 거의 불발되지 않는다. 더우기, 그러한 전기 뇌관이 받는 충격이 매우 강력한 경우, 점화 충전, 1차 폭발 또는 베이스 전하가 압축 또는 충격을 받아 전기 뇌관이 지연 전하를 사용하는 폭발 이전에 주로 공명 폭발된다(도 2의 A 참조).
그러나, 전자 타이머를 사용하는 종래의 전자적 지연 뇌관에 있어서, 전자 지연 뇌관이 강력한 폭발 충격, 즉 압축 또는 변위 가속을 받는 경우, 전기 뇌관이 공명 폭발(sympathetic detonation)에 도달하는 충격 레벨 미만의 레벨을 갖는 충격력 하에서 전자 타이머가 손상되는 범위가 존재한다. 또한, 전기 뇌관이 폭발되지 않은 불발 범위는 전기 뇌관이 공명 폭발에 도달되는 범위와 전자 타이머가 동작가능한 범위 사이에 존재한다.
특히 수정 발진기를 사용하는 고 정밀도의 전자 타이머를 구비한 전자 지연 뇌관의 경우, 결정 로드는 변위 가속으로 인해 휘어진다. 현저한 벤딩으로 인해, 결정 로드는 케이스 실린더와 충돌되어, 결정이 손상될 수도 있다.
따라서, 수정 발진기의 손상을 피하는 내충격 레벨(impact resisting level)을 다른 부분들에 비해 보다 감소시키는 중요한 요인이 되며 전자 타이머의 동작 범위를 감소시키므로 불발된다(도 2의 B 참조).
앞서 기술된 WO95/04253호에 따르면, RC 발진기 회로가 수정 발진기 회로와 함께 동작되는 것이 제안되었으며, 수정 발진기 회로의 동작은 수정 발진기가 고장났을 때 RC 발진기 회로의 동작으로 바뀐다. 그러나, 제안된 기술은 RC 발진기 회로를 포함하는 하이브리드 집적 회로(HIC)가 그러한 충격을 받아 손상되는 경우, 불발 범위가 발생되는 것을 피할 수 없으며 RC 발진기 회로의 대체에 수반되는 동작의 정확도가 감소된다.
본 발명은 (바위 또는 건물 등) 파괴 대상에 복수의 폭발물을 장착하고 순차적으로 그것을 발파하기 위한 발파 작업시 고 정확도로 점화 지연 시간을 제어하는 전자 지연 뇌관(electronic delay detonator)에 관한 것으로, 특히 불발 범위에서 제외되므로 상당한 안전성을 제공하는 전자 지연 뇌관에 관한 것이다.
이제, 첨부된 도면을 참조하여, 예를 사용하여 본 발명의 양호한 실시예를 설명하기로 한다.
도 1은 일반적인 전자 지연 뇌관의 회로 구성을 개략적으로 보여주는 회로도이다.
도 2는 전자 지연 뇌관 내의 유도된 폭발 범위 및 전자 타이머의 동작 범위의 특성 및 종래의 지연 뇌관에서의 그러한 특성을 비교하여 도시한 개념도이다.
도 3은 본 발명에 따른 전자 지연 뇌관에서 사용된 전자 타이머의 구성의 한 예를 도시한 회로도이다.
도 4A 및 4B는 기판 상에 실질적으로 장착되어 있는 도 3에 도시된 IC 타이머를 구비한 모듈의 한 예의 외형을 도시하며, 도 4A는 측면도이며 도 4B는 평면도이다.
도 5A는 도 3에 도시된 전자 지연 뇌관의 구조의 한 예를 도시한 단면도이다.
도 5B는 전자 지연 뇌관에 결합된 내부 셸의 구조를 도시한 사시도이다.
도 6A 및 6B는 기판(인쇄 회로 기판) 상에 실질적으로 장착되어 있는 도 3에 도시된 IC 타이머를 구비한 모듈의 다른 예의 외형을 도시하며, 도 6A는 측면도이며 도 4B는 평면도이다.
도 7은 본 발명에 따른 내충격 전자 지연 뇌관의 구조의 다른 예를 도시한 구조도이다.
도 8A, 8B 및 8C는 본 발명에 응용된 전자 타이머에 각각 사용된수정 발진기의 결정 형태의 외형을 도시하며, 도 8A는 AT형 수정 발진기의 결정의 형태를 도시한 사시도이며, 도 8B는 E형 수정 발진기의 결정의 형태를 도시한 사시도이며, 도 8C는 소리굽쇠형 수정 발진기의 결정의 형태를 도시한 사시도이다.
도 9는 본 발명의 실시예에서 사용된 도 3의 IC 타이머의 구성을 도시한 회로도이다.
도 10은 도 9에 도시된 각 부분에서의 타이밍의 예를 도시한 타이밍도이다.
도 11은 도 3의 IC 타이머의 다른 구성의 한 예를 도시한 회로도이다.
도 12는 도 11에 도시된 각 부분에서의 타이밍의 예를 도시한 타이밍도이다.
도 13은 도 11에 도시된 IC 타이머의 변형을 도시하며 3개의 정해진 시간 간격을 사용하는 변형의 구조를 도시한 블럭도이다.
도 14는 도 11에 도시된 IC 타이머의 다른 변형을 도시하며 오직 하나의 정해진 시간 간격을 사용하는 변형의 구조를 도시한 블럭도이다.
도 15는 도 3의 IC 타이머의 또 다른 구성예를 도시한 블럭도이다.
도 16은 본 발명에 따른 전자 지연 뇌관에서 사용된 전자 타이머의 또 다른 구성예를 도시한 회로도이다.
도 17은 도 16에 도시된 전자 타이머의 변형의 구성을 도시한 회로도이다.
<본 발명을 수행하는 최상의 모드>
(본 발명의 제1 기본 모드)
본 발명에 따른 제1 기본 모드에서, 전자 지연 뇌관의 전자 타이머가 동작가능한 범위에서의 충격값의 상한이 전기 뇌관의 유도 폭발 범위에서의 충격 값의 하한 근방 또는 하한과 중첩될때까지 증가되어 전자 타이머가 보다 넓은 충격 영역에서 전기 뇌관을 폭발하도록 동작할 수 있게 한다(도 2C-(1) 참조).
기준으로 수정 발진기의 특성 주파수에 기초하여 카운팅을 개시하는 전자 타이머가 동작가능한 범위에서의 충격 값의 상한이 전기 뇌관의 유도 폭발 범위에서의 충격 값의 하한에 도달되도록 증가되어 전기 뇌관을 폭발시키는 경우, 카운팅의 정밀도를 저감시키지 않고 불발 범위가 제거될 수 있다.
전기 타이머의 동작 범위를 증가시키는 특정 수단으로서 다음의 수단들이 언급될 수도 있다.
(1) 먼저, 전자 타이머는 압력에 대해 변형되지 않거나 거의 변형되지 않는 경우에 수용된다.
외부 압력에 대한 케이스의 강도가 케이스를 구성하는 실린더의 재료의 품질 또는 외부 직경 및 그 형태에 따라 다르더라도, 케이스는 뇌관이 공명적으로 폭발되는 범위까지 견딜 필요가 있다. 그러므로, 30 MPa 이상의 수압(hydrostatic pressure)을 견디도록 케이스를 설계하는 것이 필수적이다. 케이스의 외부 직경은 양호하게는, 10 내지 30 ㎜ 범위에 속할 수도 있다. 케이스의 두께는 0.5 내지 2 ㎜의 범위에 속할 필요가 있다.
케이스에 사용되는 재료의 탄성 모듈은 양호하게는, 적어도 10,000 kg/㎜2이상일 수도 있다. 케이스의 재료로서는 예를 들어 스테인레스 스틸, 철, 구리, 알루미늄 또는 놋쇠와 같은 금속 또는 이들 금속의 합금 또는 섬유질 글래스 강화 플라스틱(FRP) 등이 언급될 수도 있다. 케이스의 형태는 양호하게는, 재료의 처리 능력 및 균일성 면에서 원통형일 수도 있다. 더우기, 립(rib)은 보다 양호하게는, 저항의 향상으로 인해 원통형 케이스의 원주 방향 또는 길이 방향으로 제공될 수도 있다.
(2) 다음에, 전자 타이머를 구성하는 전자 부분들은 정착제 또는 고정제를 통해 부분들이 브레이징에 의해 또는 기계적으로 접속된 기판과 통합적으로 형성된다:
수만의 G 내지 수십만의 G 범위의 가속이 상술된 바와 같이 각각의 근처 구멍에서 발생되기 때문에, 브레이징과 같은 방법으로 전자 부분들을 기판에 단순 고정시키면 그것에 인가되는 충격으로 인해 기판으로부터 전자 부분들이 미끄러져 떨어지게 된다. 따라서, 기판을 보다 견고하게 통합적으로 형성할 필요가 있다.
상기 충격에서 기판과 전자 부분들을 통합하는 고정제로서, 에폭시 수지, 에폭시-아크릴레이트 수지, 불포화 폴리에스테르 수지, 페놀 수지, 멜라민 수지, 요소 수지 및 팽창 우레탄 수지 등의 열가소성 수지; 실리콘 탄성 중합체; 실리콘 고무 및 우레탄 고무 등의 탄성 고무 물질 등이 사용될 수도 있다. 그러나, 이들 고정제는 JIS Shore "A" 경도계에서 적어도 10 이상의 경도를 가질 필요가 있다. 왜냐하면, 소자들이 10 미만의 경도, 즉 바늘 투과시 경도를 평가하는 겔형 기판 재료 범위로 떨어지면, 기판 및 소자들을 형성하는 효과는 소자가 기판으로부터 떨어질 정도로 약화된다.
(3) 그 후, 전자 타이머는 케이스와 층돌하는 것을 방지하도록 설계되어야 한다.
특히 전자 지연 뇌관이 한방향으로 충격을 받으면, 전자 타이머는 전자 타이머가 케이스에서 분리되는 케이스와 충돌된다. 그러므로, 전자 타이머는 제1 충격의 약 2배만큼 강한 충격을 받는다. 따라서, 전자 타이머와 그것과 케이스가 충돌되는 것을 방지하는 견지에서 케이스 사이에 공간 필러 또는 로딩 물질을 제공할 필요가 있다.
공간 필러의 선택시, 필러가 점탄성 특성을 갖는 것이 중요하다. 즉, 탄성율이 낮은 부드러운 재료가 필러로 사용될 수도 있다. 탄성률이 큰 경우(100 kg/mm2이상), 실린더에 인가된 층격은 전자 부분에 마찬가지로 직접 전달되어 소자들이 때때로 손상된다. 그러므로, 그러한 탄성율이 높은 물질은 양호하지 않다. 경도는 양호하게는, JIS Shore "A" 경도계에서 90 미만의 경도일 수도 있지만, 보다 양호하게는, JIS(Japanese Industrial Standards) Shore "A" 경도계에서 10 내지 90 경도 범위일 수도 있다. 양호한 재료로는 예를 들어 실리콘 고무, 우레탄 고무 등이 있다.
(4) 그 후, 전자 타이머의 특정 부분 주변만이 특정 부분을 보호하기 위한 저밀도 영역이도록 내충격 특성을 갖는 실린더 내에 전자 타이머가 제공된다.
전자 지연 뇌관에 삽입된 폭발물이 배치된 폭발 구멍이 상술된 바와 같이 수공성인 경우, 전자 지연 뇌관은 압축불가능하고 균일한 매체, 즉 물로 커버된 상태가 되어, 전자 지연 뇌관은 전체 주변 상에 수중 충격파의 영향을 받는다. 특히 샤프한 수중 충격파가 케이스 및 공간 필러를 관통하여 전자 부분에 도달되기 때문에, 충격에 민감한 전자 부분들은 수중 충격파에 의해 영향을 받는다.
본 발명에 따른 기본 모드에서 사용된 전자 타이머의 경우, 수중 충격파에 영향을 받기 쉬운 전자 부분들은 에너지 충전 회로를 구성하는 에너지 캐패시터 및 수정 발진기일 수도 있다. 수정 발진기는 진동 모드에 따라 충격 파괴 레벨을 변화시키지만 다른 전자 소자에 비해 충격 검사에서 구조적으로 낮다. CR 회로가 수정 발진기와 조합하여 사용되고 시간 주기를 카운트하기 위해 기준으로서 사용되는 경우, 시간 주기를 카운트하기 위해 기준으로서 수정 발진기만이 사용되는 지연 회로에 비해 카운팅의 정밀도가 감소된다. 그러나, 전자 뇌관에 대한 충격 검사를 어느 정도 향상시키는 것이 불가능하지는 않다.
캐패시터의 형태로서, 전해 캐패시터가 충격에 가장 영향을 쉽게 받는다. 전해 캐패시터에 강한 충격이 인가되면, 캐패시터 내에 저장된 전하가 비정상적으로 방전되는 현상이 발생된다. 에너지 캐패시터가 그러한 캐패시터로 이루어진 경우, 뇌관을 폭발하는데 필요한 소정의 에너지는 지연 회로에 의해 시간 주기의 카운트를 종료할 때까지 에너지 캐패시터 내에 유지되어야 한다. 따라서, 비정상적인 방전으로 인해 카운팅의 완료 이전에 전하가 소실되는 경우 불발이 발생된다.
따라서, 상술된 캐패시터의 내충격 특성을 향상시키는 것이 보다 중요하다. 그러므로, 캐패시터에 도달되는 충격파를 억제할 필요가 있다. 충격파를 억제하기 위한 수단으로서 저밀도 영역이 캐패시터 주변에 형성된다. 기술된 바와 같이, 양호하게는, 캐패시터는 예를 들어 캐패시터 주위의, 발포성 수지를 감음으로써 얻어진 것, 2중 충전층을 형성하도록 겔형 기판 물질과 같이 점성이 높은 기판 물질층을 캐패시터 주위에 제공함으로써 얻어진 것, 또는 점탄성 재료에 직접 포밍 약품(foaming agent)을 부가함으로써 얻어진 것으로 커버된다. 예를 들어, 10 φ-16 ㎜L의 외형을 갖는 캐패시터가 사용되는 경우, 양호하게는 캐패시터의 외부 실린더만이 0.5 ㎜ 내지 5 ㎜(양호하게는, 2 ㎜ 내지 4 ㎜) 범위의 두께, 및 약 10 ㎜ 내지 15 ㎜ 범위의 길이로 형성된 보호 물질로 커버된다. 보호 물질로 사용된 발포성 수지는 발포성 폴리에틸렌, 팽창 우레탄 등일 수도 있다. 발포성 수지의 팽창비는 양호하게는, 수배 내지 수십배일 수도 있다. 더우기, 상술된 실리콘 겔, 우레탄 겔 등은 보호 물질로 사용된 겔형 기판 재료에 적합하며 바늘 투과도은 10 내지 100이 적합하다. 바늘 투과는 JIS의 JISK-2220에 따른 농도 검사법으로서 정해지며 총 질량이 9.38 g이며 1/4 콘 형태의 바늘이 사용된다.
포밍 약품이 점탄성 재료에 부가되는 예는 입자 직경이 약 10 내지 150 ㎛인 Sitrasu(백색 모래) 마이크로벌룬(SMB), 글래스 마이크로벌룬 등을 JIS Shore A 경도계에서 경도가 10 내지 90인 실리콘 고무, 우레탄 고무 등의 점탄성 재료에 부가함으로써 얻어질 수 있다. 용량비에서 조합으로서 10% 내지 50%가 적합하다. 조합이 10% 미만이면, 충격파 완충력(shork-wave buffering force)은 감소된다. 반면에, 조합이 50% 이상인 경우 점탄성에 미치는 영향은 증가된다. 더우기, 유동 능력은 제조시 약화된다. 드러므로, 상기 적합한 조합 이외의 조합은 바람직하지 않다. 전자 타이머가 내부에 제공된 케이스가 특히 실린더형인 경우, 케이스의 길이 방향으로 캐패시터가 캐패시터의 전극판(알루미늄 전해 캐패시터의 케이스에서의 전극 알루미늄 호일)과 실질적으로 병렬로 배치된다. 이것은 캐패시터의 방향이 케이스의 길이 방향과 직교하는 상태로 캐패시터가 배치되는 경우, 원통형 케이스는 강벽(rigid wall)이 제공되지 않기 때문에 위쪽 방향에서 아래쪽 방향으로 인가된 충격에 쉽게 영향을 받으므로 충격으로 인해 전극판이 서로 가까워져 전기적 브레이트다운을 발생하거나 서로 접촉되어 내부 단락 회로 방전을 발생하게 되기 때문이다.
(5) 폭발물 내에 전기 뇌관만을 삽입하고 폭발물의 외부에 전자 타이머를 제공하는 방법에 따라 폭발물이 구성된다.
뇌관이 물속에서 슬러리 폭발물로 충전되어 사용되는 경우, 뇌관이 충격받을 때 폭발물 내에 배치된 뇌관에 환경 수중 충격파의 압력의 수배에 대응하는 압력이 가해진다. 따라서, 그러한 경우, 전자 타이머는 양호하게는 폭발물 내에 삽입되지 않을 수도 있다.
(6) 수정 발진기의 특성 주파수를 기준으로 사용하여 전자 타이머가 시간 주기를 카운트하는 경우, 전자 지연 뇌관의 고 정밀도의 폭발 지연 시간이 달성될 수 있다.
수정 발진기는 도 8A, 8B 및 8C에 도시된 바와 같은 결정 로드의 형태에 따라 3가지 형태로 대충 나눠진다; 제1 형태는 두께가 실질적으로 일정한 평탄한 형태 또는 중앙 주변은 두껍고 가장자리로 갈수록 점점 얇아지는 볼록 렌즈 모양을 갖는 AT 형 결정(도 8A 참조)이며, 제2 형태는 두께가 일정하며 E형 판 모양의 구조을 갖는 E 형 결정(도 8B 참조), 제3 형태는 두께가 일정하며 소리굽쇠형 판 모양을 갖는 소리굽쇠형(도 8C 참조)이다.
상기 수정 발진기의 3가지 형태와는 무관하게, 반가속 성능(antiaccelerating performance)은 향상되어, 결정 로드의 길이 T가 2.0 ㎜ 내지 3.5 ㎜이며 폭 A에 대한 결정 로드의 길이 T의 비 T/A가 2.0 내지 3.5이며, 보다 양호하게는 결정 로드의 길이 T가 2.0 ㎜ 내지 3.0 ㎜이며 폭 A에 대한 결정 로드의 길이 T의 비 T/A가 2.0 내지 3.0인 수정 발진기를 사용하여 전자 타이머의 동작 범위가 증가될 수 있다. 이 경우, 100 ㎛ 내지 200 ㎛ 두께가 결정 로드의 두께로서 적합하다. 회로에서 임피던스가 증가되며 제조 능력이 저하되며 비용이 증가되기 때문에 2 ㎜ 이하의 결정의 길이가 바람직하지 않다.
(7) 또한, 기준으로 수정 발진기를 갖는 제1 발진기 회로, 제2 발진기 회로, 클럭 또는 카운트 주기가 제1 발진기 회로에 의해 발생된 기준 주기와 일치하도록 제2 발진기 회로를 사용하여 카운트 주기를 생성하는 카운트 주기 생성 회로의 지연 회로; 및 기준으로서 카운트 주기로 트리거 신호를 출력하는 트리거 신호 발생 회로를 구성함으로써, 수정 발진기의 낮은 내충격 특성의 문제점이 완전히 해결될 수 있으며 고 정밀도로 시간 주기 카운팅이 수행될 수 있다.
양호하게는, 트리거 신호 발생 회로는 기준으로서 카운트 주기로 신호를 발생하는 기준 펄스 출력 회로, 및 선정된 회수만큼 기준 펄스를 카운트하면 트리거 신호를 출력하는 주 카운터 회로를 포함한다.
더우기, 카운트 주기 생성 회로는 제1 및 제2의 선정된 회수만큼 제1 발진기 회로로부터 출력된 펄스를 카운트하면 카운트 주기 생성 개시 신호 및 카운트 주기 생성 종료 신호를 발생하는 회로, 및 카운트 주기 생성 개시 신호를 수신시 제2 발진기 회로로부터 출력된 펄스의 카운팅을 개시하고 카운트 주기 발생 종료 신호를 수신시 제2 발진기 회로의 출력 펄스의 카운팅을 종료하는 주기적 카운팅 데이타 회로를 포함한다.
보다 양호하게는, 카운트 주기 생성 회로는 선정되어 있으며 서로 상이한 제1 내지 제n(≥2)의 설정 시간 간격을 기준으로서 제1 발진기 회로로부터 생성된 펄스를 사용하여 기준 주기로서 생성하는 수단을 포함하되, 최소 설정 시간 간격은 최소 점화 시간 간격과 일치한다. 트리거 신호 발생 회로는 기준으로서 제2 발진기 회로에 의해 발생된 펄스 트레인을 사용하여 제1 내지 제 n 설정 시간 간격에 따라 소정 회수만큼 역순서로 소정 지연 시간 간격을 각각 분리하는 제1 내지 제 n 분리 수단, 및 소정 지연 시간 간격이 제1 분리 수단에 의해 제1 설정 시간 간격으로 소정 회수만큼 분리되면 트리거 신호를 발생하는 회로를 포함한다.
제1 내지 제 n 설정 시간 간격 생성 수단은 제1 설정 시간 간격 동안 제1 발진기 회로로부터 발생된 펄스 트레인을 카운트하는 제1 설정 시간 간격 생성 카운터, 및 제2 내지 제 n 설정 시간 간격 동안 제1 발진기 회로로부터 발생된 펄스 트레인을 각각 카운트하는 제2 내지 제 n 설정 시간 간격 생성 카운터를 포함한다.
더우기, 제1 내지 제 n 분리 수단은 제1 내지 제 n 설정 시간 간격을 래치하는 래치 회로, 래치 회로에 래치된 제1 내지 제 n 설정 시간 간격이 설정되며 제2 발진기 회로에 의해 발생된 펄스 트레인을 각각 카운트하고 카운트-업 시간마다 펄스 신호를 출력하는 제1 내지 제 n 분리 카운터, 및 제1 내지 제 n 분리 카운터가 카운트업될 때마다 제1 내지 제 n 분리 카운터로부터 출력된 펄스를 카운트하며 제 m(≤n) 카운터의 카운트업에 응답하여 제(m-1) 카운터의 리셋을 해제하도록 직렬로 동작되는 제1 내지 제 n 카운터를 포함한다.
본 발명의 방법은 의도하는 목적에 따라 단일로 또는 조합으로 사용될 수 있다.
(본 발명의 제2 기본 모드)
본 발명에 따른 제2 기본 모드에서, 전기 뇌관의 공명 폭발 범위에서의 충격값의 하한은 전자 타이머의 동작 범위에서의 충격 값의 상한 근방 또는 충격값의 하한과 중첩될 때까지 증가되어 불발 범위가 제거된다(도 2C-(2) 참조).
뇌관의 유도 폭발의 감도는 점화 충전층과 1차 폭발층 사이에 형성된 공간 길이(도 5A에서 L)에 따라 변한다. 특히 공간 길이가 4 내지 14 ㎜인 경우 공명 폭발이 상당히 증가될 수 있다.
(본 발명의 제2 기본 모드)
본 발명의 제3 기본 모드에서, 전자 타이머는 오동작 검출시 또는 발파 충격이 주요한 예상치 않은 원인으로 오동작을 표시할 때에도 전기 뇌관을 강력하게 폭발하는 수단을 갖는다(도 2C-(3) 참조).
전자 타이머는 폭발 충격받을 때 발생하는 회로 소자의 오동작을 검출하여, 오동작 검출 신호를 출력하는 오동작 검출 회로, 오동작 검출 신호에 응답하여 강제 트리거 신호를 출력하는 강제 트리거 회로, 및 에너지 충전 회로에 저장된 전기 에너지를 강제 트리거 신호에 응답하여 점화 소자에 공급하는 스위칭 회로를 포함한다.
(1) 오동작 검출 회로는 수정 발진기 동작시 고장을 검출하는 고장난 수정 발진기 검출 회로를 포함한다.
(2) 오동작 검출 회로는 에너지 충전 회로의 오동작을 검출하는 회로로 구성될 수도 있다. 양호하게는, 오동작 검출 회로는 에너지 충전 회로의 충전 완료 후에 에너지 충전 회로의 전압 값을 검출하며 전기 뇌관을 폭발하는 최소 폭발 전압에 전압 값이 도달되는 것을 검출하도록 구성된다. 대안으로, 오동작 에너지 충전 회로 검출 회로가 에너지 충전 회로의 충전 완료 후에 에너지 충전 회로의 방전 전압대 시간 기울기가 특정 값 이상이라는 것을 검출하도록 구성된다.
이들 구성으로 인해, 강제 점화 상태하에서, 예를 들어 뇌관이 불발 범위 내의 값에 대응하는 충격 값을 수용하면 전자 지연 뇌관이 자기 폭발되기 때문에, 유도 폭발 범위는 동작 범위와 연속하여 위치된다. 결국, 공명 폭발 범위가 전자 타이머의 동작 범위의 주변까지 또는 상기 범위가 충격값의 동작 범위와 중첩될 때까지 증가되어 불발 범위가 제거된다. 또한, 상기 수단은 단일로 또는 조합으로 사용될 수 있다.
상술된 3가지 모드는 의도하는 응용에 따라 단일로 또는 조합으로 사용되어야 한다.
이들 모드의 개념은 도 2에 도시되어 있다.
이제, 첨부된 도면을 참조하여 본 발명의 양호한 실시예를 상세히 설명하기로 한다.
(제1 실시예)
도 3은 본 발명의 제1 실시예에 따른 전자 지연 뇌관의 하이브리드 집적 회로(HIC)의 구성을 도시한 블럭도이다. 도 4A 및 4B는 도 3에 도시된 HIC가 기판 상에 실제로 장착되어 있는 형태의 HIC 모듈을 각각 도시한다. 또한, 본 실시예는 상기 제1 기본 모드 및 제2 기본 모드에 나타난 절 (1), (2) 및 (6)에 대응한다. 첨부된 도면을 참조하여 본 실시예를 후술하기로 한다.
도 3에 도시된 바와 같이, HIC는 리드 배선 및 레그 배선(111-1;도 4A 및 4B 참조)을 통해 전기 발파 장치(도시되지 않음)로부터 전기 에너지가 공급되도록 구성되어 있다. 레그 배선(111-1)은 도 3에 도시된 HIC의 입력 단자(113-A 및 113-B)에 납땜으로 접속된다. 입력의 극성과 내부 회로의 극성 사이에 매칭을 제공하는 정류기(115)는 전기 발파 장치로부터 공급된 전기 에너지를 수신하는 입력 단자들(113-A 및 113-B) 사이에 접속된다.
에너지 캐패시터(120)은 어떠한 방향으로부터의 입력 에너지도 충전할 수 있도록 정류기(115)의 출력 단자들 사이에 병렬로 접속된다. 바이패스 저항기(119)는 캐패시터(120)과 병렬로 정류기(115)의 입력 단자들 사이에 병렬로 접속된다. 또한, 정전압 회로(121)의 입력 단자들은 캐패시터(120)과 병렬로 접속된다. 방전을 가속하는 저항기(122)는 캐패시터(120)과 병렬로 정전압 회로(121)의 입력 단자들 사이에 접속된다. 바이패스 저항기(119)는 발파지에서 주로 발생될 수도 있는 부유 전류가 뇌관 폭발시 전압으로 캐패시터를 충전하는 것을 방지한다. 저항기(122)는 전기 에너지가 발파 장치로부터 공급된 후 전자 지연 뇌관이 여러 이유들로 인해 불발 상태로 남는 경우 캐패시터(120)내의 충전된 전기 에너지를 신속히 방전시키는데 사용된다.
정전압 회로(121)의 출력 단자에는 저항기(125) 및 캐패시터(127)의 직렬 회로, 정전압 회로(121)의 출력을 안정화하는 필터 캐패시터(123) 및 IC 타이머(130)의 전원 단자로 구성된 IC 타이머(130)의 내부 기능을 리셋하는데 필요한 홀딩 시간을 생성하는 시상수 회로가 접속된다. 시상수 회로의 출력 전압은 IC 타이머(130)으로 입력된 후 IC 타이머(130)을 비교하는 비교기(도시되지 않음)에 의해 IC 타이머(130)에 결합된 기준 전압 발생 회로(도시되지 않음)의 출력 전압과 비교된다. 이들 2개의 전압 레벨이 서로 일치하면, 리셋-해제 신호가 IC 타이머(130) 내부에 출력된다. 또한, IC 타이머(130)은 수정 발진기(131)의 특성 주파수를 기준으로 사용하는 발진기 회로(도시되지 않음), 발진기 회로의 출력 펄스를 상술된 리셋-해제 신호에 응답하여 1 ms의 주기를 각각 갖는 기준 주파수 펄스로 주파수 분할하는 주파수 분할기(도시되지 않음), 및 스위칭 회로(133)에 의해 결정된 수만큼 주파수 분할기의 출력 펄스를 카운트하여 카운트 완료 후 트리거 신호 TS를 출력하는 카운팅 회로(도시되지 않음)를 포함한다. 발진기 반전기(도시되지 않음)의 게이트 캐패시터(135) 및 드레인 캐패시터(137)은 도 3에 도시된 바와 같이 수정 발진기(131)과 접지 사이에 접속된다.
전기 뇌관의 전자 스위칭 소자[예를 들어, 사이리스터(thyristor;140)] 및 내점화성기(도시되지 않음)의 직렬 회로는 전자 스위칭 소자가 트리거 신호 TS에 응답하여 폐쇄되어 캐패시터(120)에 저장된 전기 에너지를 전기 뇌관용으로 출력 단자(141-A 및 141-B)에 각각 납땜된 레그 배선(143-1 및 143-2)을 통해 내점화성기로 방전되도록 캐패시터(120) 양단에 접속된다.
상술된 모든 칩형 부분 또는 패키지형 부분은 납땜에 의해 기판(인쇄 기판;145) 상에 장착된다. 또한, 레그 배선(111-1, 111-2, 143-1 및 143-2)은 기판(145)에 형성된 대응하는 관통 홀을 통해 연장가능하며 기판(145)에 납땜된다.
또한, 본 실시예는 적합한 특정 예로서 다음과 같이 구성된다: 즉, 캐패시터(120)은 전해 캐패시터(1,000 ㎌)로 구성되며 저항기(119 및 122)는 15 Ω내지 200 ㏀의 칩형 저항기로 구성된다. 정류기(115) 및 정전압 회로(121)은 패키지된 칩형 부분으로 각각 구성된다. 저항기(125)는 칩형 저항기로 구성되며 캐패시터(123 및 127)은 다층 세라믹 캐패시터로 각각 구성된다. 또한, IC 타이머(130)은 단일 칩 CMOS-IC로 이루어지며 패키지 형태로 구성된다. 드레인 캐패시터(137) 및 게이트 캐패시터(135)는 각각 다층 세라믹 캐패시터들로 구성된다. 더우기, 전자 스위칭 소자(140)은 패키지된 칩형 SCR(실리콘 제어형 정류기)로 구성된다.
도 5A는 제1 실시예에 따라 전자 지연 뇌관 내부의 구성을 도시한다. 본 실시예에 따르면, 도 3, 도 4A 및 4B를 참조하여 기술된 바와 같이 구성된 HIC 모듈은 스테인레스 스틸로 제조된 금속 하우징(213;외부 직경 및 두께는 각각 15 ㎜φ 및 1.5 ㎜임)으로 삽입된다. 이러한 조건에서, 수지는 수지층(211)이 하우징 내에 형성되도록 금속 하우징으로 충전된다. 느린 경화 특성 및 가요성을 갖는 2 부분 에폭시 복합 수지(상표명: TB2023 (주재료)/TB2105F(경화제), Three Bond Company 제조)이 충전될 수지로서 사용된다.
또한, 전기 뇌관(200)은 베이스 전하(219), 1차 폭발물(215), 공간(229), 봉입 플러그(225)로 구성된 점화 소자(300), 점화 전하(223) 및 봉입 플러그(225)와 레그 배선(143-1, 143-2)를 통해 접속된 내점화선(221)을 포함하는 셸(219)를 포함한다. 전기 뇌관(200)은 점화선(221)과 접속된 레그 배선(143-1, 143-2)를 통해 HIC 모듈에 결합된다.
전기 뇌관(200)의 각각의 부재의 배열은 다음과 같다: 점화 전하(223)은 내점화선(221) 주위에 제공된다. 1차 폭발물(215)는 제1 내부 셸(231-1)과 도 5A에 도시된 바와 같이 점화 전하층(223)으로부터 연장된 공간(229)에 인접한 제2 내부 셸(231-2) 사이에 삽입된다. 베이스 전하(217)은 1차 폭발물(215)와 접촉되도록 전기 뇌관(200)의 리드단부의 방향으로 충전된다.
상술된 바와 같이 구성된 전자 지연 뇌관에 대한 발파 충격 검사는 물속에서 이루어지지만 발파 충격 검사의 조건은 여러 방식으로 변화된다. 전자 지연 뇌관이 물속에서 이루어지는 발파 충격은 실제 발파지에서 생성되리라 예상되는 용수(spring water)를 통해 전자 지연 뇌관이 모든 방향으로 압축되는 경우에 대응하는 것으로 가정될 수 있다. 슬러리 폭발물(100g: 폭발물의 직경의 인치 사이즈)은 발파 충격의 발생원으로서 사용되고 슬러리 폭발물로부터 소정 간격 떨어져 배치된 샘플로 물속에서 2 m 깊이에 배치된다. 또한, 다양한 방식으로 변화되며 샘플 형태는 다양하게 변한다.
점화 전하층(223)과 1차 폭발층(215) 사이의 공간(229)의 길이(도 5A에 도시된 L)를 변화시킴으로써 수행되는 발파 충격 검사의 결과는 아래에 도시된 표 1에 나타나 있다. 표 1의 결과에 따르면, 전기 뇌관(200)의 구성, 즉 점화 전하층(223)과 1차 폭발층(215) 사이의 공간 길이 L가 4 ㎜ 내지 14 ㎜이도록 설정되면 공명 폭발 범위가 증가된다고 이해된다. 공간 길이 L가 양호한 조건으로서 8 ㎜ 내지 14 ㎜이면, 본 실시예에서 사용된 수정 발진기가 발파 충격에 의해 손상을 받는 경우에도 전기 뇌관(200)이 공명 폭발되어 불발을 피할 수 있다고 이해된다.
더우기, 상술된 발파 충격 검사와 동일한 조건하에서 공간 길이가 0으로 설정되는 경화-생성 공명 조건 하에서 결정 로드의 크기를 변화시킴으로써 수행되는 발파 충격 검사의 결과가 다음에 도시된 표 2에 나타나 있다. 표 2의 결과에 따라, 수정 발진기의 결정의 길이 T가 3.5 ㎜ 이하이며 결정 로드의 길이 T와 폭 A 사이의 비 T/A가 3.5인 수정 발진기가 사용되는 경우, 전자 타이머(100)의 동작 범위가 다른 샘플들과 비교하여 크게 증가된다고 이해된다. 특히, 결정 로드의 길이 T가 2.48 ㎜ 이며 결정 로드의 길이 T와 폭 A 사이의 비 T/A가 2.48인 수정 발진기가 사용되는 경우, 보다 양호한 결과가 얻어진다.
또한, 상술된 것과 동일한 충격 검사에서 동일한 조건 하에서 공간 길이 및 결정 크기의 조합을 변화시킴으로써 수행되는 발파 충격 검사의 결과는 다음에 도시된 표 3에 나타나 있다. 표 3의 결과에 따르면, 결정의 형태의 선택은 전자 타이머(100)의 동작 한정을 증가시키며 다양한 내충격 레벨이 설정될 수 있으므로 공간 길이를 변화시킴으로써 불발을 발생할 수 있다고 이해된다.
또한, 상술된 것과 동일한 발파 충격 검사에서 HIC 모듈이 스테인레스 스틸로 제조된 금속 하우징(213;외부 직경 및 두께가 각각 15㎜φ 및 1.5㎜)으로 삽입될 때 캡슐화될 재료를 다양한 형태로 변화시킴으로써, 그리고 변화된 재료들을 비교함으로써 수행되는 발파 충격의 결과가 아래에 도시된 표 4에 나타나 있다. 표 4의 결과에 따라, 인캡슐런트(encapsulant)로서 겔형 실리콘 수지를 사용하여 수정 발진기의 내충격 특성은 향상된다.
(제2 실시예)
도 6A 및 6B는 각각 본 실시예에서 사용된 모듈로서 제1 실시예에서 사용된 하이브리드 회로가 기판 상에 실질적으로 장착되어 있는 HIC 모듈을 도시하였다. 또한, 도 6의 전기 접속 상태는 제1 실시예를 도시한 도 4에 도시된 접속 상태와 일치하므로 생략하기로 한다. 도 7은 본 발명의 제2 실시예에 따른 도 6A 및 6B에 도시된 HIC 모듈을 갖는 전자 지연 뇌관의 구조를 도시한다. 또한, 본 실시예는 상술된 제1 기본 모드의 절 (1) 내지 (5)에 대응하는 실시예를 도시한다. 본 실시예는 도 7을 참조하여 후술하기로 한다.
전자 타이머(100)은 금속 실린더(313)을 포함하는 케이스(311) 내에 제공된다. 케이스(311)은 전기 뇌관(200)이 삽입 및 고정되어 있는 캡(315)과 결합부(317)을 통해 결합된다. 금속 실린더(313)이 외부에 노출될 때 전달 중에 전기 뇌관(200)과의 충돌에 기인한 우연한 폭발을 일으키기 때문에, 양호하게는, 본 실시예에서 기술된 바와 같이 안전한 취급면에서 플라스틱 케이스 등(311)으로 금속 실린더(313)을 커버하는 것이다. 점탄성 재료(319)는 전기 타이머(100)과 금속 실린더(313) 사이의 갭으로 충전된다.
보다 상세히 설명하자면, 전기 타이머(100)은 에너지 캐패시터(120), 수정 발진기(131), IC 타이머(130) 등을 구비하는 전자 소자로 구성된다. 이들 전자 부분은 모두 기판(145)의 표면 상에 장착된다. 기판(145)는 글래스 에폭시로 제조된다. 또한, 기판(145)는 입력측에서 캡(315)를 통해 발파 장치(도시되지 않음)에 접속된 레그 배선(111-1 및 111-2)에 접속되며, 출력측에서 뇌관을 정지시키기 위한 스토퍼(321)을 통해 접속된 전기 뇌관(200)의 레그 배선(143-1 및 143-2)에 접속된다.
레그 배선(111-1, 111-2, 143-1 및 143-2), 에너지 캐패시터(120) 및 수정 발진기(131)과 같은 이산 부분들은 기판(145)에 형성된 대응하는 관통 홀을 통해 관통한다. 기판(145)의 내부 표면 및 양표면의 부분들은 관통 홀 주변에 존재하며 도전성 호일로 기판(145) 상에 부착되어 있다. 또한, 기판(145)의 한면으로부터 납땜으로 인해 반대면 상의 호일 표면을 통해 땜납이 관통되어 이산 부분들이 기판(145)에 전기적으로 고정적으로 접속된다. 또한, 케이스(311) 및 캡(315)의 부분들은 금속 실린더(313)의 양단에서 내부 캡 부분(323 및 325)로 구성된다. 상술된 바와 같이 구성된 내부 캡 부분(323 및 325)는 금속 실린더(313)이 발파 충격에 기인한 압착이 방지되도록 금속 실린더(313)을 재강화시킨다. 내부 캡 부분(323 및 325)를 금속 실린더(313)과 결합하는데 필요한 길이는 최소한 3 ㎜이다.
또한, 돌출부(327)이 케이스(311)의 내벽에 제공된다. 돌출부(327)은 통상 위치에서 전기 타이머(100)을 지지하며 통상적으로 금속 실린더(313)과 전기 타이머(100) 사이에 갭을 유지한다. 갭은 또한 점탄성 재료(319)로 전체적으로 충전되도록 제공된다. 금속 실리더(313)에 대해 우측각도로 기판(145)를 제공하기 때문에, 기판(145)는 충격에 의해 금속 실린더(313)의 변형에 대해 금속 실린더(313)을 재강화시킨다.
금속 실린더(313)의 직경이 감소되면, 기판(145)는 금속 실린더(313)의 축 방향과 평행해지도록 보다 얇아질 수도 있다.
또한, 각각의 케이스(311), 캡(315) 및 뇌관 스톱퍼(321)을 형성하는데 사용되는 재료는 플라스틱일 수도 있지만, 보다 양호하게는, 탄성율이 100 kg/mm2이상인 플라스틱일 수도 있다. 대응하는 재료는 폴리에틸렌, 폴리에스테르, 폴리프로필렌, ABS(acrylonitrile-butadiene-styrene) 수지 등일 수도 잇으며, 보다 양호하게는 탄성율이 200 kg/mm2이상인 나일론 66, 폴리아세탈 등일 수도 있다.
반 변위 스토퍼(antidislocation stopper;329)는 양호하게는 캡(315)이 뇌관(200)과 결합된 위치에서 캡(315)의 외주에 제공될 수도 있다. 반 변위 스토퍼(329)를 제공하기 때문에, 본 발명의 전자 지연 뇌관은 그것에 삽입된 폭발물(1차 카트리지)로부터 해제되기 어려우므로, 발파 동작 능력을 향상시킬 수 있게 된다.
양호하게는, 전자 타이머로 확장되는 입력 레그 배선(111-1 및 111-2) 및 출력 레그 배선(143-1 및 143-2)는 본 발명의 전자 지연 뇌관의 제조면에서 금속 실린더(313)와 동일한 방향으로부터 추출된다. 이것은 그러한 구조 때문에, 전자 타이머(100)에 구비된 캡(315)를 적합한 양의 필러(319)로 충전된 금속 실린더 결합부(317)을 통해 캡(315)가 원터치 동작으로 케이스(311)에 고정될 수 있다. 반면에, 캡(315)가 케이스(311)에 고정된 후 수지(319)가 케이스(311) 내로 주입되는 경우, 주입 포트가 필요하며 공기가 수지(319)로 주입되기 쉽다. 그러므로, 이러한 주입은 바람직하지 않다.
상술된 바와 같이 구성된 전자 지연 뇌관의 필러(319)의 형태 및 충격 테스트의 조건이 변화되는 동안 발파 충격 검사는 물속 및 모래속에서 수행된다. 물속에서 전자 지연 뇌관이 받는 발파 충격은 전자 지연 뇌관이 상술된 바와 같이 실제 발파지에서 생성되리라 예상되는 용수를 통해 모든 방향으로 압축되는 상태에 대응하는 것으로 가정된다. 전자 지연 뇌관이 모래에서 받는 발파 충격은 2가지 상태에 대응한다고 가정되는데, 이 상태들은 바위의 탄성 범위에서의 진동에 의해 전자 지연 뇌관이 방출되어 변위 가속이 생성되는 상태, 및 바위의 균열을 통해 가스가 주입되어 한 방향으로부터 가해진 압축 또는 변위 가속이 생성되는 상태이다.
금속 실린더(313) 용으로 사용되는 재료는 외주가 27 ㎜φ이며 두께가 1.7 ㎜ 인 STKM 스틸(기계적 구조의 카본 스틸 파이프; JIS G 3445 12타입C/심볼STKM12C)이다. 외주가 23 ㎜φ이며 두께가 0.8 ㎜ 인 글래스 에폭시 기판 및 4 ㎒의 AT형 수정 발진기가 전자 타이머에 사용된다. 캐패시터로서는 16wV 및 1000㎌(10 ㎜φ-16 ㎜L)의 알루미늄 전해 캐패시터가 사용된다. 또한, 캐패시터 보호 재료(331)의 두께는 2 ㎜ 내지 4 ㎜ 이도록 설정되며 금속 실린더(313)은 7 cc 내지 10 cc의 점탄성 재료로 충전된다.
발파 충격 검사는 다음의 조건하에서 수행된다. 즉, 슬러리 폭발물(100 g: 폭발물의 직경의 인치 사이즈)은 발파 충격의 발생원으로서 사용되고 슬러리 폭발물로부터 소정 간격 떨어져 배치된 샘플로 물속에서 2 m 깊이에, 그리고 모래속에서 80 ㎝ 깊이에 배치된다. 또한, 다양한 방식으로 변화되며 샘플 형태는 다양하게 변한다. 발파 충격의 인가 후에, 검사된 샘플은 복구되며 손상이 존재하는지 또는 존재하지 않는지 검사된다.
발파 충격의 결과는 아래에 도시된 표 5에 나타나 있다. 표 5의 결과에 따르면, 본 발명의 효과가, 즉 전자 타이머(100)을 점탄성 재료(319)로 커버함으로써 전자 타이머(100)의 손상이 감소되며, 캐패시터(120)의 주변을 저밀도 재료(331)로 커버함으로써 캐패시터(120) 내에 저장된 전하의 비정상 방전의 생성이 감소되는 효과들이 얻어질 수 있다.
(제3 실시예)
이제, 도 9를 참조하여 본 발명의 제3 실시예를 설명하기로 한다. 본 실시예는 상술된 제1 기본 모드의 절 (7)에 대응한다. 도 9는 본 발명에서 사용된 IC 타이머(130)의 내부 구조의 한 예를 도시한다. IC 타이머(130)은 도 3에 도시된 바와 동일한 배열로 구성되며 정전압 회로(413)의 출력 전압에 기초하여 구동된다. 도 10은 도 9에 도시된 IC 타이머(130)의 동작을 설명하는 타이밍도이다.
도 9에서, 참조번호(411-A 및 411-B)는 각각 발파 장치(도시되지 않음)로부터 공급된 전기 에너지를 수신하는데 사용되는 입력 단자를 나타낸다. 참조번호(415)는 입력 단자들(411-A 및 411-B) 사이에 접속되며 부유 전류를 바이패스하는데 사용되는 바이패스 저항기를 나타낸다. 참조번호(417)은 입력 단자들(411-A 및 411-B) 사이에 인가된 DC 전압의 극성과 무관하게 선정된 극성의 전압을 에너지 캐패시터(419)에 인가하도록, 그리고 전류가 에너지 캐패시터(419)로부터 입력 단자들(411-A 및 411-B)로 역류하는 것을 방지하도록 작용하는 다이오드 브리지 회로를 나타낸다. 참조번호(413)은 전원으로서 에너지 캐패시터(419)를 사용하며 선정된 전력을 출력하는 정전압 회로는 나타낸다.
참조번호(414)는 발진 주파수가 예를 들어 3 ㎒인 수정 발진기 회로를 나타낸다. 수정 발진기 회로(414)는 제1 및 제2 카운터(423 및 425) 각각에 발진 펄스 SD를 출력한다. 제1 카운터(423)은 리셋 회로(427)에 의해 리셋 상태로부터 해제되어 선정된 수(m)만큼 발진 펄스 SD를 카운트한 후 신호 S1를 주기적 카운팅 데이타 회로(429)에 출력한다.
제2 카운터(425)는 리셋 회로(427)에 의해 리셋 상태로부터 해제되어, 수(n)만큼 발진 펄스 SD를 카운트한 후 신호 S2를 주기적 카운팅 데이타 회로(429)에 출력한다. 제2 카운터(425)에 설정된 수(n)는 제1 카운터(423)에 의해 카운트된 수(m)보다 크다(n>m).
제2 발진기 회로(435)는 충격 강도가 크며 약간의 인접 폭발물의 발파 충격에 대해 저항성이 있는 회로일 수도 있다. 그러한 발진기 회로로서는, 양호하게는, CR 발진기 회로, 링 발진기, LC 발진기 회로 등의 발진기 회로, 또는 프로그래머블 단일 전합 트랜지스터(PUT) 등의 음극 저항을 사용하는 발진기 회로가 존재할 수도 있다. 제2 발진기 회로(435)는 주기적 카운팅 데이타 회로(429) 및 기준 펄스 발생기(437) 각각에 발진 펄스 SH를 출력한다.
주기적 카운팅 데이타 회로(429)는 신호 S1에 응답하여 리셋 상태로부터 해제되어 제2 발진기 회로(435)의 발진 펄스 SH를 카운트한다. 그 후, 주기적 카운팅 데이타 회로(429)는 신호 S2에 응답하여 카운팅을 중지하고 카운트된 데이타(ΔT)를 유지한다. 기준 펄스 발생기(437)은 신호 S2에 응답하여 리셋 상태로부터 해제되어 주기적 카운팅 데이타 회로(429)의 카운트된 데이타(ΔT)에 대응하는 수만큼 제2 발진기 회로(435)의 출력 펄스 SH를 카운트하며, 기준 클럭 신호 SI를 주 카운팅 회로(439)에 출력하며 신호 SI에 응답하여 리셋된다.
카운트된 데이타(ΔT)는 제1 카운터(423)에 의해 카운트된 소정 수(m)와 카운트 데이타 설정 스위치(431)에 의해 설정된 것으로 제2 카운터(425)에 의해 카운트된 수(n) 사이의 차에 기초하여 결정된 시간과 동일하다:
ΔT = (n - m)t
(여기서, t는 수정 발진기 회로(414)의 주기임)
주 카운터 회로(439)는 신호 S2에 응답하여 리셋 상태로부터 해제되어 카운트 데이타 설정 스위치(441)에 의해 설정된 수(N)만큼 기준 펄스 발생기(437)의 출력 신호 SI를 카운트하며 트리거 신호 SJ를 전자 스위칭 소자(421)에 출력한다. 전자 스위칭 소자(421)은 트리거 신호 SJ에 응답하여 폐쇄되어 스위칭 회로를 형성하여, 캐패시터(419) 내에 저장된 전기 에너지가 방전된다.
이제, 도 10에 도시된 타이밍도를 참조하여, 도 9에 도시된 회로의 동작을 설명하기로 한다. 발파 장치(도시되지 않음)로부터 생성된 출력 SA이 입력 단자(411-A 및 411-B)에 입력되면, 에너지 캐패시터(419)는 도 10에서 파형 SB로 나타낸 바와 같이 충전된다. 도 9에 도시된 회로는 충전된 전력에 의해 동작된다. 따라서, 에너지 캐패시터(419)의 충전 완료 후에, 수정 발진기 회로(414)는 정전압 회로(413)이 전압을 출력한 후 발진을 개시한다(도 10에서 SD 참조).
더우기, 리셋 회로(427)은 정전압 회로(413)으로부터 전압이 출력되기 때문에 소정 시간 경과후에 리셋-해제 신호 SR를 출력한다. 리셋-해제 신호 SR을 출력하는데 필요한 소정 시간은 수정 발진기 회로(414)의 안정화 이후 수정 발진기 회로(414)로부터 출력 펄스 SD가 발생할 때까지의 시간에 대응한다. 리셋-해제 신호 SR에 응답하여, 제1 카운터(423) 및 제2 카운터(425)가 각각 수정 발진기 회로(414)로부터 공급된 출력 펄스 SD를 카운트하기 시작한다.
수정 발진기 회로(414)로부터 소정의 수(m)에 대응하는 발진 펄스 SD가 제1 카운터(423)에 의해 카운트되면, 제1 카운터(423)은 출력 신호 S1를 출력한다. 주기적 카운팅 데이타 회로(429)는 신호 S1에 응답하여, 제2 발진기 회로(435)로부터 공급된 출력 펄스 SH를 카운트하기 시작한다. 제2 카운터(425)가 설정 스위치(431)에 의해 설정된 수(n)에 대응하는 발진 펄스 SD를 카운트하면, 제2 카운터(425)는 출력 신호 S2를 발생한다. 신호 S2에 응답하여, 주기적 카운팅 데이타 회로(429)는 제2 발진기 회로(435)로부터 공급된 출력 펄스 SH의 카운팅을 종료한다. 카운팅 개시후 카운팅 종료까지의 카운팅 시간은 기준 시간(ΔT)에 대응한다.
제2 카운터(425)로부터 발생된 출력 신호 S2는 또한 기준 펄스 발생기(437) 및 주 카운터 회로(439)에 입력되어 그들 회로 각각은 신호 S2에 응답하여 카운팅을 개시한다. 기준 펄스 발생기(437)은 초기 카운팅 상태에서 자체 설정된 각각의 ΔT 마다 출력 펄스 SI를 출력하며 주 카운터 회로(439)는 펄스 SI를 카운트한다. 주 카운터 회로(439)가 출력 펄스 SI를 소정 스위치(441)에 의해 선정된 횟수(N)만큼 카운트하면, 주 카운터 회로(439)는 발파 트리거 신호 SJ를 출력한다. 그 후, 전자 스위칭 회로(421)이 트리거 신호 SJ에 의해 트리거되어 스위칭 회로를 형성하여, 캐패시터(419)에 저장된 전기 에너지가 방전된다. 따라서, 발파 장치로부터 전달된 에너지의 입력 후 리셋 신호 SR의 출력 까지의 시간을 tr이라 가정할 때 다음 수학식 2에 의해 발파 장치로부터 전달된 에너지의 입력 후 트리거 신호 SJ의 출력까지의 지연 시간 간격 T가 얻어진다.
T = tr + (n × t) + (ΔT × N)
수학식 2로부터 알 수 있는 바와 같이, 지연 시간 T은 제2 카운터(425)의 설정(431) 및 주 카운터 회로(439)의 설정(441)에 의해 결정된다.
또한, 본 실시예는 제2 발진기 회로(435)의 펄스가 폭발시 카운트되기 때문에 폭발에 대해 구조적으로 내성이 있다. 또한, 동일한 발파 장치에 접속된 뇌관의 시간 지연은 주 카운터 회로(439)의 소정 스위치(441)에 의해 설정된 횟수에 따라 ΔT마다 설정될 수 있다. 이렇게 설정된 지연 시간은 수정 발진기 회로(414)에 의해 보정 또는 교정되기 때문에, 상술된 제2 발진기 회로가 사용되는 경우에도 수정 발진기 회로가 사용되는 경우와 같은 정확성이 유지될 수 있다.
(제4 실시예)
이제, 도 11 및 도 14를 참조하여, 본 발명의 제4 실시예를 설명하기로 한다. 또한, 본 실시예는 본 발명의 제1 기본 모드의 절 (7)에 대응하는 실시예를 나타낸다.
먼저 본 실시예를 쉽게 이해하도록 본 발명의 원리가 기술될 것이다.
(1) 본 실시예에서, 원하는 지연 시간 T은 시간 간격 Tk1을 M회 발생하고 시간 간격 Tk2을 N회 발생함으로써 생성되며, 여기서 간격 Tk2는 시간 간격 Tk1보다 길다. 즉, 본 실시예는 다음과 같은 수학식 3에 의해 주어진 소정의 지연 시간의 오차가 최소 점화 시간 간격 J배와 같은 시간 간격 Tk1만을 발생함으로써 얻어진 소정의 지연 시간 T의 오차보다 작다는 사실을 이용한다.
T=(Tk2 x N) + (Tk1 x M)
즉, 본 실시예는 M+N〈J의 부등식에서의 관계가 수립되기 때문에, 지연 시간 T에서 발생된 오차, 즉 누적 카운팅 오차는 매 카운트시의 카운팅 오차가 Δt로서 표현된다고 가정하여 다음 수학식 4와 같은 부등식으로 주어진다.
Δt·(M+N) 〈 Δt·J
실제로, 본 실시예의 지연 시간 T는 시간 간격이 Tk2로 설정된 타이머를 사용하여 시간 간격 N배를 연속적으로 카운트하고 시간 간격이 Tk1으로 설정된 타이머를 사용하여 N번째 카운트 직후의 시간 간격 M배를 연속적으로 카운트함으로써 얻어질 수 있다. 또한, 시간 간격이 Tk2로 설정된 타이머 및 시간 간격이 Tk1으로 설정된 타이머는 예를 들어, CR 발진기 회로, 래치 회로 및 카운터로 각각 구성된다.
(2) 이와 같이 구성된 각 타이머의 CR발진기 회로는 CR 발진기 회로와 비교하여 정밀도가 높은 한 개의 수정 발진기 회로와, 카운터로 구성된 타이머로 미리 교정된다. 상기 타이머는 우선 CR 발진기 회로의 교정에 사용되고, 그 이용후 카운트에 사용되지 않을 것이다. 이와 같이, 수정 발진기 회로가 상기 교정후 인접하는 폭발물의 폭발 충격으로 인해 손상되더라도, CR 발진기 회로 등은 손상되지 않고 계속해서 동작하고, 발파 장치는 지연 시간의 경과후 점화한다.
(3) 시간 간격 Tk2는 시간 간격 Tk2의 발생수의 N배, 소정의 최대 지연 시간 Tmax, 및 N으로부터 얻어진 시간 간격 Tk1의 발생수의 M배에 의해 결정된다. 즉, 시간 간격 Tk2는 N와 M를 사용하여 계산된 누적 카운팅 오차가 최소가 되도록 이진 제곱수 (2x)로부터 선택된다. 여기서 M는 다음 수학식 5와 같이 주어진다.
M={Tmax-(Tk2 x N)} / Tk1
예를 들어, 시간 간격 Tk2는 누적 카운팅 오차가 최소가 되도록, Tmax와 Tk1이 각각 8,191 ㎳와 1㎳로서 설정될 때 64㎳로 간주된다.
본 실시예는 이하 첨부하는 도면을 참조로 기술될 것이다. 도 11은 본 실시예에 따른 IC 타이머의 내부 구성의 한 실시예를 도시한다. IC 타이머는 도 3에 도시된 것과 동일한 구성을 갖도록 구성되고, 정전압 회로(413)으로부터 출력된 전압에 의해 구동된다. 도 12는 도 11에 도시된 IC 타이머의 동작을 설명하는 타이밍도이다.
도 11에서, 참조번호 411-A와 411-B는 발파 장치(도시되지 않음)로부터 공급된 전기 에너지를 수신하는데 사용되는 입력 단자를 각각 나타낸다. 참조번호(415)는 입력 단자(411-A와 411-B) 사이에 접속되고 부유 전류를 바이패스하는데 사용되는 바이패스 저항기를 나타낸다. 참조번호(417)은 입력 단자(411-A 및 411-B) 사이에 인가된 DC 전압의 극성과 무관하게 에너지 캐패시터(419)에 선정된 극성의 전압을 인가하고, 에너지 캐패시터(419)에서 입력 단자(411-A 및 411-B)로 전류가 역류되는 것을 방지하는 역할을 하는 다이오드 브리지 회로를 나타낸다. 참조번호(413)은 에너지 캐패시터(419)를 전원으로서 이용하고 선정된 일정한 전력을 출력하는 정전압 회로를 나타낸다.
참조번호(414)는 예를 들어 발진 주파수가 3㎒인 수정 발진기 회로를 나타낸다. 참조번호(451)은 리셋 회로(427)에 의해 리셋-해제(reset-released)된 후 1㎳와 같은 수(최소 점화 시간 간격)만큼 수정 발진기 회로(414)로부터 공급된 펄스 P1를 카운트하고 카운트-업(count-up)시 펄스 신호 CLK1를 출력하는 1㎳ 카운터를 나타낸다. 참조번호(459)는 리셋 회로(427)에 의해 리셋-해제된 후 64㎳에 상받는 수만큼 수정 발진기 회로(414)로부터 공급된 펄스 P1를 카운트하고 카운트-업시 펄스 신호 CLK2를 출력하는 64㎳ 카운터를 나타낸다.
참조번호(435)는 발진 주파수가 수정 발진기 회로(414)와 거의 같은 제2 발진기 회로를 나타낸다. 상기 제2 발진기 회로(435)는 충격 강도가 보다 크고 인접하는 일부 폭발물의 폭발 충격에 강한 회로일 수 있다. 이와 같은 발진기 회로로서, 양호하게는 CR 발진기 회로, 링 발진기, 및 LC 발진기 회로 등과 같은 발진기 회로, 또는 PUT(프로그램가능한 단일접합 트랜지스터) 등의 음의 저항을 이용한 발진기 회로가 존재할 수 있다.
참조번호(453)은 래치 회로가 리셋 회로(427)에 의해 리셋 상태로부터 해제될 때 발진기 회로(453)로부터 공급된 펄스 P2의 카운팅을 시작하고, 1㎳ 카운터(451)로부터 펄스 신호 CLK1가 입력될 때에 카운트값을 내부에서 래치하는 래치 회로를 나타낸다. 참조번호(455)는 제2 발진기 회로(435)로부터 공급된 펄스 P2를 래치 회로(453)에서 래치된 수만큼 카운트하는 카운터를 나타낸다. 또한, 카운터(455)는 카운트 펄스 신호 CLK11를 출력하고 자기-리셋팅 사이클(self-resetting cycle)을 반복한다. 참조번호(457)는 리셋 회로(427)에 의해 리셋-해제될 때 제2 발진기 회로(435)로부터 공급된 펄스 P2의 카운팅을 시작하고, 64㎳ 카운터(459)로부터 펄스 신호 CLK2가 입력될 때 지금까지 카운트값을 래치하는 래치 회로를 나타낸다. 참조번호(461)는 제2 발진기 회로(435)로부터 공급된 펄스 P2를 래치 회로(457)에서 래치된 수만큼 카운트하는 카운터를 나타낸다. 또한, 카운터(461)는 카운트시 펄스 신호 CLK12를 출력하고 자기-리셋팅 사이클을 반복한다.
참조번호(467)는 6-디지트(이진수) 선정 스위치(463)에 의해 설정된 수만큼 카운터(455)로부터 공급된 펄스 신호 CLK11를 카운트하고 카운트시 펄스 신호 S1를 출력하는 1㎳ 펄스 카운터를 나타낸다. 참조번호(469)는 7-디지트(이진수) 선정 스위치(465)에 의해 설정된 수만큼 카운터(461)로부터 공급된 펄스 신호 CLK12를 카운트하고 카운트시 1㎳ 펄스 카운터(467)에 리셋-해제 신호로서 펄스 신호 S2를 출력하는 64㎳ 펄스 카운터를 나타낸다. 상기 64㎳ 펄스 카운터(469)는 펄스 신호 CLK2에 의해 리셋-해제된다.
참조번호(471-A 및 471-B)는 내점화성 배선(도시되지 않음)이 전기적으로 접속된 출력 단자를 나타낸다. 참조번호(421)는 출력 단자(471-A 및 471-B)를 거쳐 에너지 캐패시터(419)와 병렬로 접속되고 1㎳ 펄스 카운터(467)로부터 공급된 펄스 신호 S1에 응답하여 턴 온되는 사이리스터를 나타낸다. 비록 도면에는 도시되지 않았지만, 정전압 회로(413)는 그것의 출력 전압이 상기 부분에 인가되도록 사이리스터(421)를 제외하고 도 11의 각 부분에 전기적으로 접속되어 있다.
지금부터 IC 타이머의 동작이 설명될 것이다. 발파 장치가 입력 단자(411-A와 411-B) 사이에 접속되고 내점화성 배선이 출력 단자(471-A 및 471-B) 사이에 접속된 상태에서 동작되는 경우, DC 전압(도 12의 (a)를 참조)이 에너지 캐패시터(419) 양단에 인가되는 동시에 출력 단자(471-A와 471-B) 사이에 접속된 내점화성 배선을 거쳐 사이리스터(421)에 공급된다. 도 12의 (c)에 도시된 타이밍에서 정전압 회로(413)로부터 일정 전압이 출력될 때, 일정 전압은 도 11에 도시된 각각의 부분에 공급된다.
결국, 수정 발진기 회로(414)와 제2 수정 발진기 회로(435)는 발진되기 시작한다(도 12의 (e) 및 12의 (f) 참조). 다음에, 정전압 회로(413)가 일정한 전압을 출력한 후(도 12의 (d) 참조), 예를 들어 5㎳ 경과 후에, 1㎳ 카운터(451), 64㎳ 카운터(459) 및 래치 회로(453 및 457)가 리셋 상태로부터 해제된다.
1㎳ 카운터(451)와 64㎳ 카운터(459)가 리셋 상태로부터 해제될 때, 이들은 각각 수정 발진기 회로(414)로부터 공급된 펄스 신호 P1의 카운트를 시작한다. 다른 한편, 래치 회로(453)와 래치 회로(457)가 리셋 상태로부터 해제될 때, 이들은 각각 제2 발진기 회로(435)로부터 공급된 펄스 P2의 카운트를 시작한다.
또한, 1㎳ 카운터(451)가 카운트할 때, 1㎳ 카운터(451)는 래치 회로(453)(도 12의 (g) 참조)에 펄스 CLK1를 출력하고, 그것의 자기-카운트를 중지한다. 펄스 CLK1가 공급된 래치 회로(453)는 카운터(455)의 카운트 동작을 중지하고, 카운트 중지시의 카운트값을 래치한다. 또한, 래치 회로(453)는 카운터(455)에 상기 래치된 값을 설정하고, 리셋 상태로부터 상기 카운터(455)를 해제한다.
한편, 64㎳ 카운터(459)가 카운트를 하면, 이는 래치 회로(457)에 펄스 CLK2를 출력하고(도 12의 (b) 참조), 리셋 상태로부터 64㎳ 카운터(469)를 해제하고, 또한 그것의 자기-카운트를 중지한다. 펄스 CLK2가 공급된 상기 래치 회로(457)은 카운터의 카운트 동작을 중지하고, 카운트 중지시의 카운트값을 래치한다. 또한, 상기 래치 회로(457)은 상기 래치된 값을 카운터(461)에 설정하고, 리셋 상태로부터 카운터(461)을 해제한다. 따라서, 카운터(455)와 카운터(461)는 1㎳ 카운터와 64㎳ 카운터로서 각각 동작된다. 상기 카운터(455 및 461)이 리셋 상태로부터 해제될 때, 이들은 각각 발진기 회로(435)로부터 공급된 펄스 P2의 카운트를 시작한다.
또한, 카운터(455)는 카운트시 펄스 CLK11(도 12의 (i) 참조)을 1㎳ 펄스 카운터(467)에 출력한다. 그러나, 1㎳ 펄스 카운터(467)가 리셋 상태로부터 아직 해제되지 않았기 때문에, 펄스 CLK11는 1㎳ 펄스 카운터(467)에 의해 카운트되지 않는다.
한편, 카운터(461)는, 리셋 상태로부터 이미 해제된 64㎳ 펄스 카운터(469)에 의해 출력 펄스 CLK12가 카운트되도록, 매 카운트시 펄스 CLK12(도 12의 (j) 참조)를 64㎳ 펄스 카운터(469)에 출력한다. 그 후에, 64㎳ 카운터(469)가 카운트할 때, 64㎳ 펄스 카운터(469)는 1㎳ 펄스 카운터(467)가 리셋 상태로부터 해제되도록 1㎳ 펄스 카운터(467)에 트리거 신호 S2(도 12의 (k) 참조)를 출력한다. 결국, 1㎳ 펄스 카운터(467)은 카운터(455)로부터 공급된 펄스 CLK11의 카운트를 시작한다. 그후, 1㎳ 펄스 카운터(467)는 카운트하고, 트리거 신호 S1 (도 12의 (l) 참조)를 사이리스터(421)의 게이트에 인가한다.
트리거 신호 S1가 사이리스터(421)의 게이트에 인가될 때, 사이리스터(421)는 턴 온되어 에너지 캐패시터(419)가 사이리스터(421)와 출력 단자(471-A 및 471-B) 사이에 접속된 내점화성 배선을 거쳐 방전된다. 이와 같이, 에너지 캐패시터(419)의 에너지는 내점화성 배선에 의해 열 에너지로 변환된다.
부수적으로, 선정 스위치(463 및 465)에 실제로 설정된 선정 시간은 정전압 회로(413)으로부터의 정전압 출력 후 64㎳ 카운터(459)의 리셋-해제까지 시간 및 리셋 해제 후 소정 지연 시간 간격에서 펄스 CLK12의 출력까지의 시간을 감산하여 얻어진 값이 된다. 예를 들어, 5㎳가 경과된 후, 1㎳ 카운터(451), 64㎳ 카운터(459) 및 래치 회로(453, 457) 각각은 리셋 회로(427)에 의해 리셋 상태로부터 해제된다. 리셋 상태에서 해제 후 펄스 CLK12의 출력까지 64㎳가 경과된 때, 설정될 선정 시간은 소정의 지연 시간에서 (5㎳+64㎳)를 감산함으로써 얻어진 값에 도달한다.
(1) 발진기 회로(435)의 발진 주파수는 3㎒±20% (주기 : 0.33x10-6sec ±20%)로서 정의될 것이다. 즉, 본 실시예에서 시간 간격 Tk1이 1㎳이고 시간 간격 Tk2가 64㎳일 때, 설정 가능한 최대 시간(리셋 홀딩 시간은 제외)은 다음과 같이 6-디지트(이진수) 선정 스위치(463)와 7-디짓(이진수) 선정 스위치(465)에 의해 구해진다:
213- 1 = 8191 ㎳
지연 시간이 최대 시간 간격으로 설정될 때, 64㎳ 펄스 카운터(469)는 카운터(461)의 출력 펄스 CLK12를 127회만큼 카운트하고, 1㎳ 펄스 카운터(467)는 최대 시간 간격이 생성되도록 카운터(455)의 출력 펄스 CLK11를 63회만큼 카운트한다. 상기 카운터(461)의 출력 펄스 CLK12가 64 ms 펄스 카운터(469)에 의해 127회 카운트되고 카운팅 오차(Δ+)를 0.33 × 10-3로 나타난다고 가정하면, 누적 오차(△ε)는 다음과 같이 구해진다:
Δε= (0.33 × 127 + 0.33 x 63) x 10-3= 0.04 + 0.02
= 0.06(ms)
(2) 상기 경우에서, 누적 에러를 비교하기 위해 이하 기술될 다른 실시예에서는 시간 간격(Tk1)와 시간 간격(Tk2) 이외에 시간 간격(Tk3)이 설정된 시간 간격으로서 사용된다.
도 13에 도시된 바와 같이 본 실시예에 따른 전자 지연 뇌관(electronic delay detonator)에서 1024 ms 카운터(472), 래치 카운터(473), 카운터(475) 및 1024 ms 펄스 카운터(477)는 전술한 실시예에 따른 전자 지연 뇌관에 더 포함된다. 보정을 위해 부가적으로 제공된 방법들은 64ms 펄스 카운터(469)가 1024 ms 펄스 카운터(477)로부터 출력되는 펄스(S3)에 의해 리셋 상태가 해제되고, 1024 ms 펄스 카운터(477)는 1024 ms 카운터(472)로부터 공급된 펄스(CLK3)에 의해 리셋 상태가 해제되며, 선정 스위치(463, 465 및 479)에 의해 설정될 수 있는 정수들은 각각 6 디지트(이진수), 4 디지트(이진수), 및 3 디지트(이진수)라는 것을 제외하고는 전술한 실시예에 사용된 64ms 카운터(459), 래치 회로(457), 카운터(461) 및 64ms 펄스 카운터(469)와 본질적으로 동작이 다르지는 않기 때문에, 이들에 대한 상세한 설명은 생략하기로 한다.
시간 간격(Tk1, Tk2 및 Tk3)가 각각 1 ms, 64 ms 및 1024 ms일때, 8191 ms의 지연 시간 간격은 1024 펄스 카운터(477)에 의해 카운터(475)의 출력 펄스(CLK12)를 7회 카운트하고, 64 ms 펄스 카운터(469)의 카운터(461)의 출력 펄스(CLK12)를 15회 카운트하고, 1ms 카운터(467)의 카운터(455)의 출력 펄스(CLK11)를 64회 카운트함으로써 발생한다.
상기와 유사하게, 카운팅 오차(Δt)가 0.33 × 10-3으로 나타날때, 누적 오차(Δε)는 다음의 수학식으로 나타난다:
Δε = (0.33 x 7 + 0.33 x 15 + 0.33 x 63) × 10-3
= 0.002 + 0.005 + 0.02 = 0.027(ms)
(3) 참조로서, 고정된 시간 간격으로 사용되는 시간 간격(Tk1)만을 비교예로서 기술하기로 한다. 이 참조예에 따른 전자 지연 뇌관에서, 64ms 카운터(459), 래치 회로(457), 카운터(461) 및 64ms 펄스 카운터(469)는 도 13에 도시된 바와 같이 전술한 실시예에 따라 전자 지연 뇌관의 구성에서 생략된다. 그리하여, 본 전자 장치 뇌관은 도 14에 도시된 바와 같이 구성된다.
상기와 유사하게, 카운팅 오차(△t)가 0.33 × 10-3으로 나타날때, 누적 오차(△ε)는 다음의 수학식으로 나타난다:
△ε =(0.33 x 8191 x 10-3
= 2.70(ms)
전술한 절 (1), (2) 및 (3)에서 전체적인 카운팅 오차는 아래 표 6에서 나타낸 바와 같이 요약될 수 있다. 표 6으로부터 알수 있는 바와 같이 누적 카운팅 오차는 고정된 시간 간격의 수가 1, 2 및 3의 차순으로 증가함에 따라 감소된다. 특히, 고정된 시간 간격이 2일때, 누적 카운팅 오차는 고정된 시간 간격이 1인 경우와 비교하여 상당히 감소된다.
그리하여, 본 실시예는 발파 충격에 대한 강한 내성을 제공할 수 있고 지연 시간 변동에 따라 적게 감소한다. 그러므로 보다 고정확도의 점화 시간 제어가 가능하다.
또한, 전술한 기능들에 부가된 본 실시예에 따른 IC 타이머를 사용하여, 본 발명의 전술한 제1 실시예와 유사한 방법으로 도 3 및 4에 따라 HIC 모듈을 구성한다. HIC 모듈은 제1 실시예와 유사한 방법으로 도 5A에 도시된 바와 같이 스테인레스 스틸로 만들어진 금속 하우징(213)(그의 외부 직경과 두께는 각각 15mmφ 및 1.5 mm이다)내로 삽입된다. 이 조건에서, 수지가 금속 하우징(213) 내로 충전되어 수지층(211)이 형성된다. 낮은 경화 특성과 유동성을 가지는두개 부분으로 에폭시 혼합된 수지(Three Bond Company에서 제작된 상품명: TB2023(주재료)/TB2105F(경화제))는 하우징(213)내로 충전되는 수지로서 사용되었다.
도 5A에 도시된 바와 같이, 본 전기 뇌관(200)에서 점화 전하(223)가 내점화성 배선(221) 주변에 제공된다. 1차 폭발(215)이 점화 전하층(223)으로부터 확장하는 공간(229)에 근접하는 내부 쉘(231-1) 및 내부 쉘(231-2) 사이에 삽입되었고, 기저 전하(217)는 뇌관의 바닥내로 충전되었다.
발파 충격 검사는 상술한 바와 같이 구성된 전자 지연 뇌관상의 물에서 수행되는 한편 발파 충격 검사의 구조와 조건은 다양하게 변화된다. 슬러리 폭발물(100g: 인치 사이즈 폭발물 직경)을 폭발 충격의 발생원으로서 사용하였고 슬러리 폭발물로부터 선정된 거리를 두고 떨어져 배치된 샘플들로 수심 2m의 깊이에 배치하였다. 또한, 상기 거리는 다양한 형태로 변했고 샘플의 형태는 다양하게 변했다.
발파 충격 검사의 결과를 아래 표 7에서 나타낼 것이다. 표 7의 결과에 따라, 전자 타이머의 동작 범위가 점화 시간의 정확도를 감소시키지 않고 전자 타이머의 조작 범위를 확장시킬 수 있고 때문에 불발을 피할 수 있다.
(제5 실시예)
이제 본 발명의 5실시예를 도 15를 참조하여 기술할 것이다.
말하자면, 본 실시에는 본 발명의 전술한 제3의 기준 모드의 절(1)에 대응한다. 도 15는 본 발명에 따른 IC 타이머의 내부 구성의 다른 예를 도시한다. IC 타이머는 도 3에 도시된 IC 타이머(130)와 동일한 배치로 연결되고 일정전압 회로(121)의 출력 전압에서 구동된다. 도 15에서 도시된 바와 같이, 선정 타이머 IC는 수정 발진기 회로(511), 쉬프트 신호 발생기(513), 리셋 회로(515), 고장난 발진기 검출 회로(517), 주파수 분할기(519), 선정 카운터(521), 리셋 회로(523) 및 OR 회로(157)를 포함한다.
쉬프트 신호 발생기(513)의 발진기 회로로서, 바람직하게는 CR 발진기 회로, 링 발진기, LC 발진기 회로등, 또는 PUT 등의 부(-)의 저항을 사용하는 발진기 회로의 공진 현상을 사용하는 발진기 회로일 수 있다.
본 실시예에 사용된 타이머의 카운팅 기준 클럭은 수정 발진기 회로(511)에 의해 발생된다. 수정 발진기 회로(511)로부터 출력된 펄스(CK1)는 주파수 분할기(519)로 송신된다. 주파수 분할기(519)가 리셋 회로(515)에 의해 리셋 상태가 해제된 다음, 주파수 분할기(519)는 펄스(CK1)와 수정 발진 동작을 검출하기 위한 출력 클럭 신호(CLK2)와 카운팅을 위한 클럭 신호(CLK1)를 주파수 분할한다.
선정 카운터(521)는 리셋 회로(515)에 의해 리셋 상태가 해제된 다음 선정 스위치(133)에 의해 선정된 번호에 의해 상기 카운팅 클럭 신호(CLK1)를 카운트 한다. 카운팅을 완료한 다음, 선정 카운터(521)는 OR 회로(157)를 통하여 트리거 신호(TS)를 출력한다. 트리거 신호(TS)는 스위칭 회로(도시안됨)를 형성하기 위해 IC 타이머(130) 외측으로 제공된 전자 스위칭 장치(140)(도 3 참조)로 공급된다. 반면, 클럭 신호(CLK2)는 고장난 발진기 검출 회로(517)로 송신된다.
고장난 발진기 검출 회로(517)는 리셋 회로(523)에 의해 리셋 상태에서 해제된 다음 주파수 분할기(519)로부터 공급된 펄스(CLK2)의 존재 또는 부재를 항상 감시한다. 펄스(CLK2)가 저 레벨 또는 고 레벨로 고정될때, 고장난 발진기 검출 회로(517)는 외부 스위칭 회로를 형성하기 위해 OR 회로(157)를 통해 트리거 신호 TS를 강제로 출력한다. 또한, 고장난 발진기 검출 회로(517)는 예를 들어, 충전 전압 레벨을 결정하기 위한 펄스 충전 회로(도시 안됨)와 논리 회로(도시 안됨)로 이루어질 수 있다. 펄스 전하 회로는 펄스 신호(CLK2)에 반응하여 반복하여 충전된다. 충전 펄스의 공급이 중단될때, 펄스 충전 회로는 소스 전압 VCC또는 제로 전압 레벨(GND 레벨)로 충전 또는 방전된다.
고장난 발진기 검출 회로(517)는 다수단의 쉬프트 저항기 회로(도시 안됨)(10단 내지 16단 쉬프트 저항기 회로 등과 같음) 및 저항기의 일치 관련값을 검출하기 위한 논리 회로(도시 안됨)를 포함한다. 이경우에서, 쉬프트 저항기 회로는 쉬프트 신호 발생기(513)로부터 공급된 쉬프트 신호에 응답하여 신호(CLK2)의 전위를 포함하고 다음 단계 저항기로 상기 전위를 쉬프트시킨다. 일치성 검출 논리 회로는 개별 저항기들의 출력이 선정된 고장 검출 시간 △T 동안 저레벨 또는 고레벨에 모두 고정되어 있는지 아닌지를 항상 결정한다. 본 실시예에서, 16단 쉬프트 저항기 회로가 사용된다.
또한, 본 실시예에 따라 전술한 기능에 부가된 IC 타이머(130)를 사용하여, HIC 모듈을 본 발명의 전술한 제1 실시예와 유사한 방법으로 도 2 및 3에 따라 구성한다. HIC 모듈은 제1 실시예와 유사한 방법으로 도 5A에 도시된 바와 같은 스테인레스 스틸로된 금속 하우징(213)(그의 회부 직경과 두께가 각각 15 mmφ 및 1.5 mm임)내로 삽입된다. 이 조건에서, 수지가 금속 하우징(213)내로 충전되어 수지층(211)이 형성된다. 낮은 경화 특성과 유동성을 갖는 두개 부분 에폭시 혼합된 수지(Three Bond Company 에 의해 제작된 상품명 TB2023(주재료)/TB2105F(경화제))이 하우징내로 충전되는 수지로서 사용되었다.
도 5A에 도시된 바와 같이, 본 전기 뇌관(200)에서 점화 전하(223)이 내점화성 배선(221) 주변에 제공되었다. 1차 폭발(215)이 내부쉘(231-1) 및 내부쉘(231-2) 사이에 삽입되었고 기저 전하(217)가 뇌관(200)의 바닥내에 충전되었다.
(1) 발파 충격 검사는 상술한 바와 같이 구성된 전자 지연 뇌관상의 물에서 수행되는 한편 발파 충격 검사의 구조와 조건은 다양하게 변화된다. 슬러리 폭발물(100g : 직경 인치 정도인 폭발)은 발파 충격의 발생원으로서 사용되었고 슬러리 폭발물로부터 벗어난 선정된 거리에 배치된 샘플로 물속 2m 깊이에 배치되었다. 더우기, 거리는 다양한 형태로 변경되었고 샘플의 형태는 다양하게 변화되었다.
발파 충격 검사의 결과가 이하에 도시되어 있는 표 8에 제시될 것이다. 표 8의 결과에 따르면, 상술된 표 2의 결과를 참조하여 전자 지연 뇌관이 수정 발진기가 손상을 입히는 충격-값의 범위에서 자체-폭발된다(유도-폭발됨).
(2) 발파 충격 검사는 모래에서 본 실시예에 따른 전자 지연 뇌관에 대해 영향을 받으며, 이는 충격 평가의 그 구조와 조건이 다양한 방법으로 변경되었지만 상술된 동일한 구조를 갖는다. 전자 지연 뇌관이 모래에서 받는 충격은 두가지 경우에 대응하도록 가정된다. 즉 하나는 전자 지연 뇌관이 변위 가속이 생성되도록 돌의 탄성 범위의 진동에 의해 발사되는 경우이고, 다른 하나는 발파 가스가 한 방향으로부터 인가되는 압축 또는 변위 가속이 생성되도록 돌의 크랙을 통해 진입하는 경우이다.
발파 충격 검사는 다음과 같이 실행되었다. 슬러리 폭발물(100g : 직경 인치 크기인 폭발물)이 발파 충격의 발생원으로서 사용되었고 슬러리 폭발물로부터 벗어난 선정된 거리에 배치된 샘플로 모래의 깊이 80㎝에 배치되었다. 더우기, 거리는 다양한 형태로 변경되었고 샘플의 형태는 다양하게 변경되었다.
발파 충격 검사의 결과가 이하에 도시되어 있는 표 9에 제시될 것이다. 샘플 폭발로부터 알 수 있듯이 10㎝의 거리까지는 모래에서 어떠한 공명하는 폭발도 발생하지 않는다는 것이 알 수 있었다. 따라서, 표 9의 결과에 따르면, 전자 지연 뇌관은 유도 폭발된다는 것을 알 수 있다(자체 폭발).
(* : 실패 모드, SD : 공명적인 폭발, SL : 자체 폭발)
(* : 실패 모드, SD : 공명적인 폭발, SL : 자체 폭발)
(제6 실시예)
지금부터 본 발명의 제6 실시예가 도 16을 참조하여 설명될 것이다. 부수적으로, 본 실시예는 본 발명의 상술된 제3 기본 모드의 절(2)에 대응한다. 도 16은 제6 실시예에 따른 본 전자 지연 뇌관의 HIC의 구성을 도시한다.
도 16에 도시되어 있는 바와 같이, 발파시, 전기적 에너지는 전기적 발파 기계(도시되어 있지 않음)에서 리딩 배선과 연결 배선(또한 도시되어 있지 않음) 및 각 뇌관에 부착되는 레그 배선(도시되어 있지 않음)를 통해 입력 단자(113-A 및 113-B)에 공급된다. 정류기(115)는 입력 에너지의 극성을 내부 회로의 극성과 일치시키기 위해 입력 단자(113-A 및 113-B)에 전기적으로 연결된다. 에너지 캐패시터(120)는 양방향 입력이 정류기(115)에 의해 충전될 수 있도록 정류기(115)에 연결된다. 바이-패스 저항기(119)는 에너지 캐패시터(120)와 평행하고 정류기(115)의 입력 단자들 간에 평행하게 연결된다. 더우기, 정전압 회로(121)의 입력 단자는 에너지 캐패시터(120)와 평행하게 연결된다. 에너지 캐패시터(120)에 저장되는 전압을 검출하기 위한 저항기(122 및 124)는 에너지 캐패시터(120)와 평행하고 정전압 회로(121)의 입력 단자 간에 연결된다.
정전압 회로(121)의 출력 단자는 IC 타이머(130)의 내부 기능에 대한 나머지 보유 시간을 생성하기 위한 시상수 회로에 연결되며, 이는 저항기(125)와 캐패시터(127) 및 정전압 회로(121)의 출력을 안정화시키기 위한 필터 캐패시터(123), 및 IC 타이머(130)의 전원 단자로 구성되는 직렬 회로로 구성된다.
시상수 회로의 출력 전압은 IC 타이머(130)로 입력되어, IC 타이머(130)의 비교기(도시되어 있지 않음)에 의해 IC 타이머(130)에 포함되는 기준 전압 발생 회로(도시되어 있지 않음)로부터 출력되는 전압과 비교된다. 이들 두 전압 레벨이 상호 일치할 때, IC 타이머(130)는 리셋-해제 신호를 출력한다.
더우기, IC 타이머(130)는 기준으로서 수정의 특정 주파수를 사용하는 발진기 회로(도시되어 있지 않음), 발진기 회로의 출력 펄스를 상술된 리셋-해제 신호에 응답하여 1㎳의 주기를 각각 갖는 기준 주파수 펄스로 주파수-분할하기 위한 주파수 분할기(도시되어 있지 않음), 및 스위칭 회로(133)에 의해 결정된 번호에 의해 주파수 분할기의 출력 펄스를 카운팅하고 카운팅한 후 트리거 신호 OS1를 출력하기 위한 카운터 회로를 구비한다. 더우기, IC 타이머(130)는 에너지 캐패시터(120)의 충전을 종료하는데 요구되는 시간보다 긴 시간이 경과된 후에 리셋-해제 신호 Sd1을 전압 비교기(155)에 출력한다.
발진 인버터(도시되어 있지 않음)의 게이트 캐패시터(135)와 드레인 캐패시터(137)는 도 16에 도시되어 있는 바와 같은 수정 발진기(131)와 접지 사이에 연결된다. 저항기(122 및 124)을 갖는 에너지 캐패시터(120)의 충전 전압 VC를 분할함으로써 얻어지는 샘플 전압 VC1은 전압 비교기(155)의 비교 전압 입력 단자로 입력된다. 본 실시예에서, 비교 기준 전압을 발생시키기 위한 저항기(151 및 153)는 정전압 회로(121)의 출력 단자에 연결된다. 저항기(151 및 153)에 의해 분할되는 비교 기준 전압 VC2는 전압 비교기(155)의 기준 전압 입력 단자로 입력된다.
전압 비교기(155)는 비교를 시작하기 위해 IC 타이머(130)로부터 발생되는 리셋-해제 신호 Sd1에 응답하여 리셋 상태로부터 해제된다. 샘플 전압 VC1이 비교 기준 전압 VC2와 동일할 때, 전압 비교기(155)는 출력 신호 OS2를 OR 회로(157)에 출력한다.
예를 들면, 에너지 캐패시터(120)의 충전 전압의 최대값 Vcp가 15(V)로 설정되고 정전압 회로(121)의 출력 정전압 Vconst.는 3(V)로 설정될 때, 저항기(122 및 124)들 간의 전압-분할 비율은 Vcp=15(V)일 때 VC1=3(V)가 되도록 결정된다. 샘플 전압 VC1이 60%로 감소될 때 전압 비교기(155)로부터 신호 OS2를 출력하기 위해, 저항기(151 및 153) 간의 전압-분할 비율는 모든 시간에서 VC2=1.8(V)가 되도록 결정된다. 따라서, 에너지 캐패시터(120)의 충전 전압의 레벨이 9(V) 아래로 감소될 때, 전압 비교기(155)는 신호 OS2를 OR 회로(157)로 출력하기 위해 동작될 수 있다.
IC 타이머(130)로부터 발생되는 카운트 엔드 신호 OS1 또는 전압 비교기(155)로부터 발생되는 신호 OS2가 OR 회로(157)로 입력될 때, OR 회로(157)는 스위치 회로(140)에 인접하기 위해 트리거 신호 TS를 전자 스위칭 장치(140)로 출력한다.
본 실시예에서, 저항기(122 및 124), 전압 비교기(155) 및 OR 회로(157)는 IC 타이머(130) 외부에 제공된다. 그러나, 그들은 IC 타이머(130)의 내부에 포함될 수도 있다.
(제7 실시예)
지금부터 본 발명의 제7 실시예가 도 17를 참조하여 설명될 것이다. 부수적으로, 본 실시예는 본 발명의 상술된 제3 기본 모드의 절(2)에 대응한다. 도 17은 제7 실시예에 따른 본 전자 지연 뇌관의 HIC의 구성을 도시한다.
도 17에 도시되어 있는 바와 같이, 발파 작동시, 전기적 에너지는 전자 발파 기계에서 리딩 배선(도시되어 있지 않음)와 접속 배선(또한 도시되어 있지 않음) 및 각 뇌관에 부가되는 레그 배선(도시되어 있지 않음)를 통해 입력 단자(113-A 및 113-B)에 전기적으로 연결된다. 에너지 캐패시터(120)는 양방향 입력이 정류기(115)에 의해 캐패시터(120)에 저장될 수 있도록 정류기(115)에 연결된다. 바이-패스 저항기(119)는 캐패시터(120)와 평행하고 정류기(115)의 입력 단자 간에 연결된다.
더우기, 정전압 회로(121)의 입력 단자는 캐패시터(120)와 병렬로 충전 전압을 검출하기 위한 저항기(122 및 124)에 접속된다. 정전압 회로(121)의 출력 단자로 IC 타이머(130)의 내부 기능의 리셋 보유 시간을 생성하기 위한 시상수 회로를 연결하며, 이는 저항기(125)와 캐패시터(127), 및 정전압(121)의 출력을 안정화시키기 위한 필터 캐패시터(123), 및 IC 타이머(130)의 전원 단자로 구성된다.
상기 시상수 회로의 출력 전압은 IC 타이머(130)로 입력된다. IC 타이머(130)의 내부에 제공되는 비교기(도시되어 있지 않음)는 시상수 회로의 출력 전압을 IC 타이머(130)의 내부에 제공되는 기준 전압 발생 회로(도시되어 있지 않음)로부터 출력되는 전압과 비교한다. IC 타이머(130)는 이들 두 전압 레벨이 상호 일치할 때 리셋-해제 신호를 출력하기 위해 제공된다.
더우기, IC 타이머(130)는 기준으로서 수정 발진기(131)의 특성 주파수를 사용하는 발진기 회로(도시되어 있지 않음), 리셋-해제 신호에 응답하여 발진기 회로의 출력 펄스를 1㎳의 주기를 갖는 기준 주파수 펄스로 분할하기 위한 주파수 분할기(도시되어 있지 않음), 및 스위칭 회로(133)에 의해 결정된 번호에 의해 주파수 분할기의 출력 펄스를 카운트하고 카운팅을 한 후에 트리거 신호 OS1를 출력하기 위한 카운터 회로(도시되어 있지 않음)를 구비한다. 더우기, IC 타이머(130)는 에너지 캐패시터(120)의 충전을 완료하는데 요구되는 시간보다 긴 시간이 경과된 후에 리셋-해제 신호 Sd1를 전압 비교기(155)로 출력한다. 도 17에 도시되어 있는 바와 같이 발진 인버터(도시되어 있지 않음)의 게이트 캐패시터(135)와 드레인 캐패시터(137)는 수정 발진기에 전기적으로 연결된다.
본 실시예에서, 직렬로 되어 있는 3개의 저항기(122, 124, 및 126) 에너지 캐패시터(120)와 정전압 회로(121) 사이와 캐패시터(120)와 평행하게 연결된다. 에너지 캐패시터(120)의 충전 전압 VC에 의한 분할로 얻어진 비교 기준 전압 VC2는 저항기(124 및 126)이 상호 연결되는 지점 Q으로부터 얻어진다. 더우기, 비교 기준 전압 VC2는 저항기(128)와 다이오드(161)로 구성된 병렬 회로를 거쳐 전압 비교기(155)의 기준 전압 입력 단자로 입력된다. 캐패시터(163)는 전압 비교기(155)의 기준 전압 입력 단자와 GND 단자 간에 연결된다.
본 실시예에서, 이외에 충전된 전압 VC를 분배함으로써 얻어진 동일한 전압 VC1이 저항기(122 및 124)가 서로 접속되어 있는 지점 P로부터 구해진 후 전압 비교기(155)의 비교 전압 입력 단자에 직접 입력된다.
전압 비교기(155)는 IC 타이머(130)로부터 발생된 리셋-해제 신호 Sd1에 응답하여 리셋 상태로부터 해제된 후 비교를 시작한다.
본 실시예에서, 접속 지점 Q로부터 전압 비교기(155)의 기준 전압 입력 단자로 흐르는 전류는 주로 에너지 캐패시터(120)을 충전하는 처리 시에 다이오드(161)을 통해 흐른다. 그러므로, 캐패시터(163)의 캐패시턴스를 캐패시터(120)의 캐패시턴스의 약 100번째 내지 1000번째 이하로 설정하면 전압 비교기(155)의 기준 전압 입력 단자의 전위가 에너지 캐패시터(120)의 충전을 완료하는데 필요한 시간과 실질적으로 동일한 시간에 비교 동작을 제공할 수 있는 비교 기준 전압 VC2까지 도달된다. 따라서, 전압 비교기(155)는 기준 전압 입력 단자의 전위가 리셋-해제 신호 Sd1가 최소한 전압 비교기(155)로 입력될 때까지 비교 동작을 제공할 수 있는 비교 기준 전압 VC2에 도달되도록 구성된다.
본 실시예에서, 에너지 캐패시터(120)의 충전 완료 이후 정상 카운팅 동작 동안의 샘플 전압 VC1과 비교 기준 전압 VC2 사이의 관계는 다음과 같다: 샘플 전압 VC1은 기준 전압 VC2보다 저항기(124) 양단에 발생된 강하 전압만큼 크다.
또한, 본 실시예에 따라 IC 타이머(130)에 의해 사용된 소비 전류는 0.5 ㎃ 이하이다. 캐패시터(120)이 1,000 ㎌의 캐패시터로 구성되면, 예를 들어 방전된 전압 대 캐패시터(120)의 시간 기울기는 통상 지연 동작 시간 동안 1(V)/1초 이하가 된다.
본 발명에 따른 전자 지연 뇌관이 상술된 폭발 충격 등을 받는 경우, 방전 전압 대 캐패시터(120)의 시간 기울기가 1(V)/1초 이상인 상태에서 비정상적으로 방전되는 경우가 존재할 수도 있다. 이러한 경우, 즉, 캐패시터(120)의 충전 전압의 레벨이 감자기 감소되면, 샘플 전압 VC1은 캐패시터(120)의 비정상적 방전에 비례하여 강하된다. 반면에, 접점 Q에서의 비교 기준 전압 VC2은 샘플 전압 VC1과 실질적으로 유사하게 강하된다. 그러나, 캐패시터(163)에 저장된 전기 전하를 방전할 때 지연이 저항기(128)에 의해 기준 전압 입력 단자에서 발생되기 때문에, 샘플 전압 VC1이 강하될 때 비교 기준 전압 VC2의 강하가 소정 시간만큼 지연된다. 이 때, 상술된 정상 카운팅 동작의 경우와 비교하면 샘플 전압 VC1과 비교 기준 전압 VC2 사이에 역관계가 성립된다. 따라서, 샘플 전압 VC1은 기준 전압 VC2에 비해 순간적으로 감소된다.
본 실시예에서, 전압 비교기(155)는 샘플 전압 VC1이 비교 기준 전압 VC2 미만인 순간을 검출한 후 출력 신호 OS2를 OR 회로(157)에 출력한다.
여기서, 저항기(122, 124, 126 및 128) 및 캐패시터(163)의 회로 상수들은 캐패시터(120)의 비정상 방전을 검출시 캐패시터(120)의 충전된 전압의 레벨에 따라 임의로 선택될 수 있다. IC 타이머(130)으로부터 생성된 카운트 엔드 신호 OS1 또는 전압 비교기(155)로부터 생성된 신호 OS2가 OR 회로(157)에 입력되면, OR 회로(157)은 스위칭 소자(140)에 트리거 신호 TS를 출력하여 스위칭 소자(140)을 폐쇄시킨다.
본 실시예에서, 저항기(122, 124, 126 및 128), 다이오드(161), 캐패시터(163), 전압 비교기(155) 및 OR 회로(157)은 IC 타이머(130) 외부에 제공된다. 그러나, IC 타이머(130) 내에 포함될 수도 있다.
상기 문제점을 해결하기 위한, 본 발명의 목적은 고정밀도의 점화 시간에 기초하여 제어 발파를 가능케하며 발파 작업의 정상 이용 환경에서 기준으로서 수정 발진기 또는 세라믹 발진기를 사용하여 전자 타이머의 특성을 이용하며, 수정 발진기가 역이용 환경에서 파괴된 후에도 고 정밀도 전자 타이머의 동작을 보장하며, 또한 불발 범위가 존재하는 것을 방지하는 것이다.
전자 지연 뇌관에 가해진 점화 충격의 모드는 예를 들어, 바위가 파괴에 의해 변위되어 뇌관이 압축되 경우에 대응하면, 상당히 큰 충격 압력을 받으리라 예상된다. 따라서, 전자 지연 뇌관 자체가 분쇄되리라 여겨진다. 그러나 본 발명에 따르면, 충격에 응답하여 생성된 수정 발진기의 손상과 바위에 의한 전자 지연 뇌관의 압축 사이에 발샌된 시차 동안에 수정 발진기의 손상이 검출되므로, 전기 뇌관은 검출된 신호에 응답하여 폭발되도록 구성된다. 따라서, 불발 잔여물과 관련된 문제점은 해결될 수 있다.
본 발명의 제1 형태에서, 전원으로부터 공급된 전기 에너지를 저장하기 위한 에너지 충전 회로, 에너지 충전 회로에 저장된 전기 에너지를 사용하여 시간 주기를 결정한 후 트리거 신호를 출력하는 지연 회로, 및 에너지 충전 회로에 저장된 전기 에너지를 트리거 신호에 응답하여 점화 소자에 공급하는 제1 스위칭 회로를 포함하며, 전자 지연 뇌관에 외부적으로 공급된 충격으로, 전기 뇌관의 유도 폭발 범위에서의 충격 값의 하한은 전자 타이머가 동작가능한 영역에서 충격 값의 상한과 실질적으로 중첩되는 전자 지연 뇌관이 제공된다.
본 명세서에 기술된 유도 폭발 범위는 종래의 공명 폭발 및 다음과 같이 기술될 자기 폭발 중 적어도 하나를 포함하는 영역을 나타낸다. 즉, 유도 폭발 범위는 뇌관이 외부 충격으로 인해 폭발되는 소위 공명 폭발 또는 뇌관이 전자 타이머의 오동작을 내부적으로 검출시 강제적으로 폭발되는 자기 폭발 중 하나를 포함하는 영역에 대응한다. 임의의 원인으로 인한 폭발의 경우에도, 뇌관은 전자 타이머의 카운팅과 상관없이 폭발된다.
본 발명의 제2 형태에서, 전원으로부터 공급된 전기 에너지를 저장하기 위한 에너지 충전 회로, 에너지 충전 회로에 저장된 전기 에너지를 사용하여 시간 주기를 결정한 후 트리거 신호를 출력하는 지연 회로, 및 에너지 충전 회로에 저장된 전기 에너지를 트리거 신호에 응답하여 점화 소자에 공급하는 제1 스위칭 회로를 포함하며, 지연 회로는 수정 발진기의 특성 주파수를 기준으로 사용하는 제1 발진기 회로, 내충격 특성을 갖는 제2 발진기 회로, 제1 발진기 회로의 펄스에 의해 생성된 기준 펄스와 카운트 주기가 일치하도록 제2 발진기 회로의 펄스를 사용하여 하나 또는 복수의 카운트 주기를 생성하는 카운트 주기 생성 회로, 및 카운트 주기에 기초하여 트리거 신호를 발생 및 출력하는 트리거 신호 발생 회로를 포함하는 전자 지연 뇌관이 제공된다.
본 발명의 제3 형태에서, 전원으로부터 공급된 전기 에너지를 저장하기 위한 에너지 충전 회로, 에너지 충전 회로에 저장된 전기 에너지를 사용하여 시간 주기를 결정한 후 트리거 신호를 출력하는 지연 회로, 및 에너지 충전 회로에 저장된 전기 에너지를 트리거 신호에 응답하여 점화 소자에 공급하는 제1 스위칭 회로를 포함하며, 전자 타이머는 회로 소자가 폭발 충격을 받을 때 발생되는 오동작을 검출하며, 제조 검출 신호를 출력하는 오동작 검출 회로, 오동작 검출 신호에 응답하여 강제 트리거 신호를 출력하는 강제 트리거 회로, 및 에너지 충전 회로에 저장된 전기 에너지를 강제 트리거 신호에 응답하여 점화 소자에 공급하는 제2 스위칭 회로를 포함하는 전자 지연 뇌관이 제공된다.
본 발명의 제4 형태에서, 전원으로부터 공급된 전기 에너지를 저장하기 위한 에너지 충전 회로, 에너지 충전 회로에 저장된 전기 에너지를 사용하여 시간 주기를 결정한 후 트리거 신호를 출력하는 지연 회로, 및 에너지 충전 회로에 저장된 전기 에너지를 트리거 신호에 응답하여 점화 소자에 공급하는 제1 스위칭 회로를 포함하며, 전자 타이머는 내충격 특성을 가진 실린더 내에 포함되며, 전자 타이머와 실린더의 벽 사이에 형성된 공간이 점탄성 재료로 채워진 전자 지연 뇌관이 제공된다.
본 발명의 제5 형태에서, 전원으로부터 공급된 전기 에너지를 저장하기 위한 에너지 충전 회로, 에너지 충전 회로에 저장된 전기 에너지를 사용하여 시간 주기를 결정한 후 트리거 신호를 출력하는 지연 회로, 및 에너지 충전 회로에 저장된 전기 에너지를 트리거 신호에 응답하여 점화 소자에 공급하는 제1 스위칭 회로를 포함하며, 전자 타이머는 내충격 특성을 가진 실린더 내에 포함되며, 에너지 충전 회로의 주변은 바늘 투과도이 10 내지 100인 발포성 수지 및 겔형 물질 중 하나로 커버되며 전자 타이머와 실린더의 벽 사이에 형성된 전체 공간이 점탄성 재료로 채워진 전자 지연 뇌관이 제공된다.
본 발명의 제1 실시예는 지연 회로가 기준으로서 수정 발진기의 특성 주파수를 사용하여 카운팅 동작을 수행하며 수정 발진기의 결정의 길이 T는 2.0 내지 3.5 ㎜ 범위에 속하며 결정의 폭 A에 대한 결정의 길이 T의 비 T/A는 2.0 내지 3.5인 것을 특징으로 할 수 있다.
본 발명의 제2 실시예는 카운트 주기에 기초하여 기준 펄스 신호를 발생하는 기준 펄스 발생기 회로, 및 소정 시간에 의해 기준 펄스 신호를 카운트할 때 트리거 신호를 출력하는 주 카운트 회로를 포함하는 트리거 신호 발생 회로를 특징으로 할 수 있다.
본 발명의 제3 실시예에 따르면, 제1 및 제2 소정 시간에 의해 제1 발진기 회로로부터 출력된 펄스를 카운트할 때 카운트 주기 생성 개시 신호 및 카운트 주기 생성 종료 신호를 발생하는 회로, 및 제2 발진기 회로로부터 출력된 펄스의 카운팅을 개시하고 카운트 주기 생성 종료 신호를 수신할 때 제2 발진기의 출력 펄스의 카운팅을 종료한 후 카운팅 결과를 카운트 주기로서 설정하는 주기적 카운팅 데이타 회로 포함하는 카운트 주기를 특징으로 할 수 있다.
본 발명의 제3 실시예에 따르면, 최소 설정 시간 간격이 최소 점화 시간 간격과 동일하며 선정되어 있으며 서로 상이한 최소의 점화 시간 간격 제1 내지 제 n(≥2)을 기준 주기로서 생성하는 수단, 및 기준으로서 제2 발진기 회로에 의해 발생된 펄스 트레인을 사용하여 제1 내지 제 n 설정 시간 간격에 따라 제1 내지 제 n(≥2) 카운트 주기를 생성 및 래치하는 수단을 포함하며, 트리거 신호 발생 회로는 기준으로서 제2 발진기 회로에 의해 발생된 펄스 트레인을 사용하여 소정의 지연 시간 간격을 제1 내지 제 n 카운트 주기에 따라 소정 시간만큼 역순서로 각각 분리하는 제1 내지 제 n 분리 수단, 및 소정 지연 시간 간격이 제1 분리 수단에 의해 제1 카운트 주기로 소정 회수로 분리되면 트리거 신호를 발생하는 수단을 포함하는 카운트 주기 생성 회로를 특징으로 할 수 있다.
본 발명의 제5 특징은 제1 설정 시간 간격 동안 제1 발진기 회로로부터 발생된 펄스 트레인을 카운트하는 설정 시간 간격 생성 카운터, 및 제2 내지 제 n 설정 시간 간격 동안 제1 발진기 회로로부터 발생된 펄스 트레인을 각각 카운트하는 제2 내지 제 n 설정 시간 간격 생성 카운터를 포함하는 제1 내지 제 n 설정 시간 간격 생성 수단을 특징으로 할 수 있다.
본 발명의 제6 실시예는 제1 내지 제 n 설정 시간 간격을 래치하는 래치 회로, 래치 회로에 각각 래치된 제1 내지 제 n 설정 시간 간격으로 설정되며 제2 발진기 회로에 의해 발생된 펄스 트레인을 각각 카운트하고 카운트-업 시간마다 펄스 신호를 출력하는 제1 내지 제 n 분리 카운터, 및 제1 내지 제 n 분리 카운터가 카운트업될 때마다 제1 내지 제 n 분리 카운터로부터 출력된 펄스를 카운트하며 제 m(≤n) 카운터의 카운트업에 응답하여 리셋 상태로부터 제(m-1) 카운터를 해제하도록 직렬로 동작되는 제1 내지 제 n 카운터를 포함하는 제1 내지 제 n 분리 수단을 특징으로 할 수 있다.
본 발명의 제7 실시예는 점화 소자에 의해 점화된 점화 충전층과 1차 폭발층 사이에 공간 길이가 제공되어 있으며 그 길이가 4 내지 14 ㎜인 것을 특징으로 할 수 있다.
본 발명의 제9 실시예는 에너지 충전 회로의 오동작을 검출하는 회로가 에너지 충전 회로의 충전 완료 후에 에너지 충전 회로의 전압 값을 검출하며 전기 뇌관을 폭발하는 최소 폭발 전압에 도달되는 전압 값을 검출하는 것을 특징으로 할 수 있다.
본 발명의 제10 실시예는 에너지 충전 회로의 오동작을 검출하는 회로가 에너지 충전 회로의 충전 완료 후에 에너지 충전 회로의 방전 전압대 시간 기울기가 특정 값 이상이라는 것을 검출하는 것을 특징으로 할 수 있다.
본 발명의 제11 실시예는 JIS Shore A 경도계에서 점탄성 재료가 10 내지 90의 경도를 갖는 것을 특징으로 할 수 있다.
본 발명의 제12 실시예는 실린더가 플라스틱 케이스로 커버되는 것을 특징으로 할 수 있다.
본 발명의 제13 실시예는 전기 뇌관이 전자 타이머가 하우징된 실린더와 함께 축을 공유하고 실린더로부터 돌출된 형태를 갖는 것을 특징으로 할 수 있다.
본 발명의 상술된 특징 또는 실시예는 의도하는 목적에 따라 단일로 또는 조합으로 이해될 수 있다.
상술된 본 발명에 따르면, 고도의 정밀한 점화 시간에 기초한 제어 발파는 수정 발진기 또는 세라믹 발진기를 기준으로 사용하여 전자 타이머의 특성을 이용하며, 정상 발파 작업 중에 수행될 수 있다. 반대 사용 환경에서도, 전기 뇌관의 불발이 제거될 수 있다. 특히, 전기 지연 뇌관에 인가된 충격 형태가 예를 들어 전자 지연 뇌관이 압력을 받도록 파괴에 의해 바위가 바뀌는 경우에 대응하는 경우, 전자 지연 뇌관은 상당히 큰 충격 압력을 받으리라 예상된다. 따라서, 전자 지연 뇌관 자체가 압착된다고 여겨진다. 본 발명에 따르면, 검출은 바위에 의한 전자 지연 뇌관의 충격에 응답하여 생성된 수정 발진기의 손상과 압착 사이에서 발생된 시간차 동안의 수정 발진기의 손상에 영향을 받는다. 따라서, 이러한 문제점은 검출된 신호에 응답하여 폭발되도록 전자 지연 뇌관을 구성함으로써 해결될 수 있다. 보다 안전한 전자 지연 뇌관은 이러한 방식으로 제공될 수 있기 때문에, 산업상 응용가능 범위의 증가가 기대될 수 있다.
본 발명은 양호한 실시예에 대해 상세히 설명되었으며, 보다 넓은 범위에서 본 기술 분야의 숙련자는 본 발명에서 벗어나지 않는 변형 및 변경이 가능하다는 것을 알 수 있을 것이며, 첨부된 청구 범위 내에는 본 발명의 사상내에 속하는 이러한 변형 및 변경을 포함할 것이다.

Claims (27)

  1. 전자 타이머 및 점화 소자(ignition element)의 점화로 폭파되는 전기 뇌관을 포함하는 전자 지연 뇌관(electronic delay detenator)에 있어서,
    전원으로부터 공급된 전기 에너지를 저장하기 위한 에너지 충전 회로;
    상기 에너지 충전 회로에 저장된 전기 에너지를 사용함으로써 시간 주기를 결정하여 트리거 신호를 출력하기 위한 지연 회로; 및
    상기 트리거 신호에 응답하여 상기 에너지 충전 회로에 저장된 전기 에너지를 상기 점화 소자에 공급하기 위한 제1 스위칭 회로
    를 포함하고,
    상기 전기 지연 뇌관에 외부로부터 인가된 충격에의 응답시, 상기 전기 뇌관의 폭발 범위의 하한 충격치가 상기 전자 타이머가 동작할 수 있는 범위 내의 상한 충격치와 실질적으로 중첩되는 것을 특징으로 하는 전기 지연 뇌관.
  2. 제1항에 있어서,
    상기 지연 회로는 수정 발진기(quartz oscillator)의 특성 주파수를 기준으로 사용하여 카운팅 동작을 실행하는 것을 특징으로 하는 전기 지연 뇌관.
  3. 제2항에 있어서,
    상기 수정 발진기의 결정의 길이 T는 2.0㎜ 내지 3.5㎜의 범위 내에 있고, 상기 결정의 상기 길이 T 대 폭 A의 비율 T/A는 2.0 내지 3.5의 범위 내에 있는 것을 특징으로 하는 전기 지연 뇌관.
  4. 제1항에 있어서,
    상기 지연 회로는
    수정 발진기의 특성 주파수를 기준으로 사용하는 제1 발진기 회로;
    내충격 특성을 갖는 제2 발진기 회로;
    카운트 주기가 상기 제1 발진기 회로의 펄스로 생성된 기준 주기와 일치하도록 상기 제2 발진기 회로의 펄스를 사용하여 하나 또는 복수의 카운트 주기를 생성하기 위한 카운트 주기 생성 회로; 및
    상기 카운트 주기에 기초하여 상기 트리거 신호를 발생 및 출력하기 위한 트리거 신호 발생 회로
    를 포함하는 것을 특징으로 하는 전기 지연 뇌관.
  5. 제1항에 있어서,
    상기 점화 소자에 의해 점화되는 점화 충전층과 일차 폭발층 사이에 일정 공간 길이(space length)를 두고, 상기 공간 길이는 4㎜ 내지 14㎜의 범위에 있는 것을 특징으로 하는 전기 지연 뇌관.
  6. 제1항에 있어서,
    상기 전자 타이머는
    회로 소자의 오동작을 검출하기 위한 오동작 검출 회로-상기 오동작은 상기 회로 소자가 폭발 충격을 받을 때 발생되고, 상기 오동작 검출 회로는 오동작 검출 신호를 출력함-;
    상기 오동작 검출 신호에 응답하여 강제 트리거 신호를 출력하기 위한 강제 트리거 회로; 및
    상기 강제 트리거 신호에 응답하여 상기 에너지 충전 회로에 저장된 전기 에너지를 상기 점화 소자에 공급하기 위한 제2 스위칭 회로
    를 포함하는 것을 특징으로 하는 전기 지연 회로.
  7. 제1항에 있어서,
    상기 전자 타이머는 내충격 특성을 갖는 실린더 내에 내장되어 있으며, 점탄성 재료가 상기 전자 타이머와 상기 실린더의 벽 사이에 형성된 공간 내로 채워지는 것을 특징으로 하는 전기 지연 회로.
  8. 제1항에 있어서,
    상기 전자 타이머는 내충격 특성을 갖는 실린더 내에 내장되어 있으며, 상기 에너지 충전 회로의 주변만이 발포성 수지 및 바늘 투과도 (needle penetration)가 10 내지 100에 이르는 겔성 재료 중 하나로 도포되고, 상기 전자 타미어와 상기 실린더의 벽 사이에 형성된 전체 공간이 점탄성 재료로 채워지는 것을 특징으로 하는 전기 지연 회로.
  9. 전자 타이머 및 점화 소자의 점화로 폭파되는 전기 뇌관을 포함하는 전기 지연 뇌관에 있어서,
    상기 전자 타이머는
    전원으로부터 공급되는 전기 에너지를 저장하기 위한 에너지 충전 회로;
    상기 에너지 충전 회로에 저장된 전기 에너지를 사용함으로써 일정 주기를 결정하여 트리거 출력를 출력하기 위한 지연 회로; 및
    상기 트리거 신호에 응답하여 상기 에너지 충전 회로에 저장된 전기 에너지를 상기 점화 소자에 공급하기 위한 제1 스위칭 회로
    를 포함하고,
    상기 지연 회로는
    수정 발진기(131)의 특성 주파수를 기준으로 사용하는 제1 발진기 회로;
    내충격 특성을 갖는 제2 발진기 회로;
    카운트 주기가 상기 제1 발진기 회로의 펄스로 생성된 기준 주기와 일치하도록 상기 제2 발진기 회로의 펄스를 사용하여 하나 또는 복수의 카운트 주기를 생성하기 위한 카운트 주기 생성 회로; 및
    상기 카운트 주기에 기초하여 상기 트리거 신호를 발생 및 출력하기 위한 트리거 신호 발생 회로
    를 포함하는 것을 특징으로 하는 전기 지연 뇌관.
  10. 제9항에 있어서,
    상기 트리거 신호 발생 회로는
    상기 카운트 주기에 기초하여 기준 펄스 신호를 발생하기 위한 기준 펄스 발생 회로; 및
    상기 기준 펄스 신호를 미리 설정된 시간 만큼 카운트할 때 상기 트리거 신호를 출력하기 위한 주 카운터 회로
    를 포함하는 것을 특징으로 하는 전기 지연 뇌관.
  11. 제9항에 있어서,
    상기 카운트 주기 생성 회로는
    상기 발생 회로가 상기 제1 발진기 회로로부터 출력된 펄스를 제1 및 제2 미리 설정된 시간 만큼 카운트할 때 카운트 주기 생성 개시 신호와 카운트 주기 생성 종료 신호를 발생하기 위한 회로; 및
    상기 제2 발진기 회로로부터 출력된 펄스의 카운팅을 상기 카운트 주기 생성 개시 신호의 수신시 개시하고, 상기 제2 발진기 회로의 출력 펄스의 카운팅을 상기 카운트 주기 생성 종료 신호의 수신시 종료한 다음에, 상기 카운팅의 결과를 카운트 주기로서 고정하기 위한 주기 카운팅 데이타 회로
    를 포함하는 것을 특징으로 하는 전기 지연 뇌관.
  12. 제9항에 있어서,
    상기 카운트 주기 생성 회로는
    상기 제1 발진기 회로에 의해 발생된 펄스를 기준으로 사용하여, 최소 고정 시간격이 최소 점화 시간격과 동일하며 서로 다른 선정치를 갖는 제1 내지 제n (n≥2) 고정 시간격을 상기 기준 주기로서 생성하기 위한 수단; 및
    상기 제2 발진기 회로에 의해 생성된 펄스열을 기준으로 사용하여, 제1 내지 제 n 고정 시간격에 따라 제1 내지 제n (n≥2) 카운트 주기를 생성 및 래칭하기 위한 수단을 포함하며,
    상기 트리거 신호 발생 회로는,
    상기 제2 발진기 회로에 의해 생성된 펄스열을 사용하여 제1 내지 제n 카운트 주기에 따라 선정된 횟수 만큼 선정된 지연 시간격을 역순으로 각각 분리하기 위한 제1 내지 제n 분리 수단; 및
    상기 선정된 지연 시간격이 상기 제1 분리 수단에 의해 제1 카운트 주기에서 선정된 횟수 만큼 분리될 때 상기 트리거 신호를 생성하기 위한 수단을 포함하는 것을 특징으로 하는 전자 지연 뇌관.
  13. 제12항에 있어서,
    상기 제1 내지 제n 고정 시간격 발생 수단은,
    제1 고정 시간격 동안에 상기 제1 발진기 회로로부터 발생된 펄스열을 카운팅하기 위한 제1 고정 시간격 생성 카운터; 및
    제2 내지 제n 고정 시간격 동안 상기 제1 발진기 회로로부터 발생된 펄스열을 각각 카운팅하기 위한 제2 내지 제n 고정 시간격 생성 카운터
    를 포함하는 것을 특징으로 하는 전자 지연 뇌관.
  14. 제12항에 있어서,
    상기 제1 내지 제n 분리 수단은 각각,
    각각 제1 내지 제 n 카운트 주기로 세팅되며, 상기 제2 발진기 회로에 의해 발생된 펄스열을 각각 카운팅하며, 매 카운트-업마다 펄스 신호를 출력하는 제1 내지 제 n 분리 카운터; 및
    상기 제1 내지 제n 분리 카운터가 카운트-업 할 때마다, 상기 제1 내지 제 n 분리 카운터로부터 출력되는 펄스를 카운팅하며, 제 m(≤n) 카운터의 카운트-업에 응답하여 제(m-1) 카운터를 리셋 상태로부터 해제하도록 직렬 작동되는 제1 내지 제 n 카운터
    를 포함하는 것을 특징으로 하는 전자 지연 뇌관.
  15. 전자 타이머, 및 점화 소자의 점화에 의해 폭파되는 전기 뇌관을 포함하는 전자 지연 뇌관에 있어서,
    상기 전자 타이머는,
    전원으로부터 공급되는 전기 에너지를 저장하기 위한 에너지 충전 회로;
    상기 에너지 충전 회로에 저장된 전기 에너지를 사용함으로써 시간 주기를 결정하여 트리거 신호를 출력하기 위한 지연 회로; 및
    상기 트리거 신호에 응답하여 상기 에너지 충전 회로에 저장된 전기 에너지를 상기 점화 소자에 제공하기 위한 제1 스위칭 회로를 포함하며,
    상기 전자 타이머는,
    회로 소자의 오동작을 검출하기 위한 오동작 검출 회로-상기 오동작은 상기 회로 소자가 폭발 충격을 받을 때 발생되고, 상기 오동작 검출 회로는 오동작 검출 신호를 출력함-;
    상기 오동작 검출 신호에 응답하여 강제 트리거 신호를 출력하기 위한 강제 트리거 회로; 및
    상기 강제 트리거 신호에 응답하여 상기 에너지 충전 회로에 저장된 전기 에너지를 점화 소자에 제공하기 위한 제2 스위칭 회로를 포함하는 것을 특징으로 하는 전자 지연 뇌관.
  16. 제15항에 있어서,
    상기 오동작 손상 검출 회로는 수정 발진기 내의 손상을 검출하기 위한 수정 발진기 손상 검출 회로를 포함하는 것을 특징으로 하는 전자 지연 뇌관.
  17. 제15항에 있어서,
    상기 오동작 검출 회로는 상기 에너지 충전 회로의 오동작을 검출하기 위한 회로를 포함하는 것을 특징으로 하는 전자 지연 뇌관.
  18. 제17항에 있어서,
    상기 에너지 충전 회로의 오동작을 검출하기 위한 상기 회로는, 상기 에너지 충전 회로의 충전 완료 후 상기 에너지 충전 회로의 전압 치를 검출하며, 상기 전압치가 상기 전기 뇌관을 폭파하기 위한 최소 폭파 전압에 이르는지를 검출하는 것을 특징으로 하는 전자 지연 뇌관.
  19. 제17항에 있어서,
    상기 에너지 충전 회로의 오동작을 검출하기 위한 상기 회로는, 상기 에너지 충전 회로의 충전 완료 후 상기 에너지 충전 회로의 방전 전압 대 시간 경도(time gradient)의 값이 특정치보다 큰지를 검출하는 것을 특징으로 하는 전자 지연 뇌관.
  20. 제18항에 있어서,
    상기 지연 회로는,
    수정 발진기의 특성 주파수를 기준으로 사용하는 제1 수정 발진기 회로;
    내충격 특성을 갖는 제2 발진기 회로;
    카운트 주기가 상기 제1 발진기 회로의 펄스에 의해 생성된 기준 주기와 일치하도록 상기 제2 발진기 회로의 펄스를 사용하여 하나 또는 복수의 카운트 주기를 생성하기 위한 카운트 주기 생성 회로; 및
    상기 카운트 주기에 기초하여 트리거 신호를 발생 및 출력하기 위한 트리거 신호 발생 회로를 포함하며,
    상기 전기 뇌관은 점화 소자의 점화로 폭파되며,
    상기 카운트 주기 생성 회로는,
    상기 제1 발진기 회로에 의해 발생된 펄스를 기준으로 사용하여, 최소 고정 시간격이 최소 점화 시간격과 동일하며 서로 다른 선정치를 갖는 제1 내지 제n (n≥2) 고정 시간격을 상기 기준 주기로서 생성하기 위한 수단; 및
    상기 제2 발진기 회로에 의해 발생된 펄스열을 기준으로 사용하여, 제1 내지 제 n 고정 시간격에 따라 제1 내지 제n (n≥2) 카운트 주기를 생성 및 래칭하기 위한 수단을 포함하며,
    상기 트리거 신호 발생 회로는,
    상기 제2 발진기 회로(435)에 의해 발생된 펄스열을 기준으로 사용하여, 제1 내지 제n 카운트 주기에 따라 선정된 횟수 만큼 선정된 지연 시간격을 역순으로 각각 분리하기 위한 제1 내지 제n 분리 수단; 및
    상기 선정된 지연 시간격이 상기 제1 분리 수단에 의해 제1 카운트 주기에서 선정된 횟수 만큼 분리될 때 상기 트리거 신호를 생성하기 위한 수단을 포함하는 것
    을 특징으로 하는 전자 지연 뇌관.
  21. 제20항에 있어서,
    상기 전자 지연 뇌관은 점화 소자의 점화에 의해 폭파되며, 상기 전자 지연 뇌관에 외부로부터 인가된 충격에 대해, 상기 전기 뇌관에 사용된 폭파 범위 내의 하한 충격치가 상기 전자 타이머가 동작할 수 있는 범위 내의 상한 충격치와 중첩하는 것을 특징으로 하는 전자 지연 뇌관.
  22. 전자 타이머, 및 점화 소자의 점화에 의해 폭파되는 전기 뇌관을 포함하는 전자 지연 뇌관에 있어서,
    상기 전자 타이머는,
    전원으로부터 공급되는 전기 에너지를 저장하기 위한 에너지 충전 회로;
    상기 에너지 충전 회로에 저장된 전기 에너지를 사용함으로써 시간 주기를 결정하여 트리거 신호를 출력하기 위한 지연 회로; 및
    상기 트리거 신호에 응답하여 상기 에너지 충전 회로에 저장된 전기 에너지를 상기 점화 소자에 제공하기 위한 제1 스위칭 회로를 포함하며,
    상기 전자 타이머는 내층격 특성을 갖는 실린더 내에 내장되어 있으며, 상기 전자 타이머와 상기 실린더의 벽 사이의 공간은 점탄성 재료로 채워지는 것을 특징으로 하는 전자 지연 뇌관.
  23. 전자 타이머, 및 점화 소자의 점화에 의해 폭파되는 전기 뇌관을 포함하는 전자 지연 뇌관에 있어서,
    상기 전자 타이머는,
    전원으로부터 공급되는 전기 에너지를 저장하기 위한 에너지 충전 회로;
    상기 에너지 충전 회로에 저장된 전기 에너지를 사용함으로써 시간 주기를 결정하여 트리거 신호를 출력하기 위한 지연 회로; 및
    상기 트리거 신호에 응답하여, 상기 에너지 충전 회로에 저장된 전기 에너지를 상기 점화 소자에 제공하기 위한 제1 스위칭 회로를 포함하며,
    상기 전자 타이머는 내충격 특성을 갖는 실린더 내에 내장되어 있으며, 상기 에너지 충전 회로의 주변부만 발포성 수지, 및 바늘 투과도가 10 내지 100에 이르는 겔성 재료 중 하나로 도포되고, 상기 전자 타이머와 상기 실린더의 벽 사이의 전체 공간은 점탄성 재료로 채워지는 것을 특징으로 하는 전자 지연 뇌관.
  24. 제23항에 있어서,
    상기 점탄성 재료는 발포제 체적이 10 내지 50%를 포함하는 것을 특징으로 하는 전자 지연 뇌관.
  25. 제23항에 있어서,
    상기 점탄성 재료는 JIS Shore A 경도계로 10 내지 90의 경도를 갖는 것을 특징으로 하는 전자 지연 뇌관.
  26. 제22항 또는 제23항에 있어서,
    상기 실린더는 플라스틱 케이스로 덮히는 것을 특징으로 하는 전자 지연 뇌관.
  27. 제22항 또는 제23항에 있어서,
    상기 전기 뇌관은 상기 전자 타이머가 내장된 실린더와 축을 공유하며, 상기 실린더로부터 돌출된 형상을 지니는 것을 특징으로 하는 전자 지연 뇌관.
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