KR19990034767A - Dynamic Random Access Memory - Google Patents
Dynamic Random Access Memory Download PDFInfo
- Publication number
- KR19990034767A KR19990034767A KR1019970056463A KR19970056463A KR19990034767A KR 19990034767 A KR19990034767 A KR 19990034767A KR 1019970056463 A KR1019970056463 A KR 1019970056463A KR 19970056463 A KR19970056463 A KR 19970056463A KR 19990034767 A KR19990034767 A KR 19990034767A
- Authority
- KR
- South Korea
- Prior art keywords
- power supply
- supply voltage
- bank
- internal power
- memory
- Prior art date
Links
Landscapes
- Dram (AREA)
Abstract
전력성 노이즈 발생을 감소시킬 수 있는 다이내믹 랜덤 억세스 메모리에 관해 기재하고 있다. 이는, 메모리 셀 어레이로 구성되고 복수개로 분할된 메모리 뱅크와, 외부 제어신호에 의해 인에이블 되는 내부전원전압 제어회로와, 상기 내부전원전압 제어회로의 출력을 입력하여 외부전원전압을 내부 셀 어레이 전원전압으로 발생시키고, 이를 모든 메모리 뱅크의 어레이 전원전압으로 사용하는 메인 내부전원전압 발생 수단과, 뱅크별로 하나씩 배치되고, 상기 내부전원전압 제어회로의 출력과 뱅크정보를 입력하여, 선택된 뱅크의 어레이 전원전압으로 사용하는 복수개의 보조 내부전원전압 발생 수단을 구비한다.A dynamic random access memory capable of reducing the generation of power noise is described. It is composed of a memory cell array and divided into a plurality of memory banks, an internal power supply voltage control circuit enabled by an external control signal, and an output of the internal power supply voltage control circuit to input an external power supply voltage to the internal cell array power supply. A main internal power supply voltage generating means for generating the voltage and using the same as the array power supply voltage of all the memory banks, and arranged one by one for each bank, and inputting the output of the internal power supply voltage control circuit and the bank information to supply the array power supply of the selected bank. A plurality of auxiliary internal power supply voltage generating means used as the voltage is provided.
Description
본 발명은 다이내믹 랜덤 억세스 메모리에 관한 것으로서, 특히 전력성 노이즈를 감소시킬 수 있는 다이내믹 랜덤 억세스 메모리에 관한 것이다.The present invention relates to a dynamic random access memory, and more particularly, to a dynamic random access memory capable of reducing power noise.
다이내믹 랜덤 억세스 메모리 특히, DRAM의 가장 기본적인 동작은 메모리 셀 내에 저장된 데이터를 읽거나, 특정 셀에 데이터를 저장하는 동작이다. 이러한 동작들은 로우 어드레스에 의해 선택되는 워드라인과 칼럼 어드레스에 의해 선택되는 비트라인쌍에 의해 이루어진다.Dynamic Random Access Memory In particular, the most basic operation of a DRAM is to read data stored in a memory cell or to store data in a specific cell. These operations are performed by wordline selected by row address and bitline pair selected by column address.
먼저, 데이터를 읽는 동작에서는 특정한 워드라인과 특정 비트라인쌍에 의해 하나의 메모리 셀이 선택되고, 이 셀 내에 저장되어 있던 데이터는 프리차아지 되어 있던 비트라인쌍에 차아지 셰어링된다. 차아지 셰어링 후 일정시간이 지나면 비트라인쌍에 연결된 감지증폭기가 이 비트라인쌍을 전원전압(Vcc)과 접지(Vss) 레벨로 디벨로프시키게 된다.First, in the operation of reading data, one memory cell is selected by a specific word line and a specific bit line pair, and the data stored in the cell is charged to the precharged bit line pair. After a period of time after the charge sharing, a sense amplifier connected to the bit line pair develops the bit line pair to the supply voltage (Vcc) and ground (Vss) levels.
램버스(Rambus) DRAM에서는 이러한 어레이용 전원전압 레벨을 외부전원보다 낮게 유지함으로써, 셀 어레이 동작시의 전력소모를 감소시키고, 비트라인쌍 디벨로프시의 안정된 특성을 얻기 위해 어레이용 전원을 따로이 사용하였다.In Rambus DRAM, the power supply voltage level for the array is kept lower than that of the external power supply, thereby reducing power consumption during operation of the cell array, and using the power supply for the array separately to obtain stable characteristics of the bit line pair development. .
예를 들어 72/64M RDRAM 에서는 전체 메모리가 16 개의 뱅크로 구성되어 있으며, 외부에서 입력되는 로우 어드레스에 의해 하나의 뱅크가 선택되고, 그 뱅크 내의 하나의 워드라인이 인에이블되게 된다. 선택된 워드라인에 연결된 모든 비트라인쌍들을 디벨로프시키기 위해 필요한 차아지를 공급하여야 하는데, 비트라인쌍 디벨로프시에는 순간적인 차아지의 소모가 급증하여 어레이 전원전압 레벨의 순간적인 강하를 유발하게 된다. 이러한 전압 레벨 강하는 인접한 메모리 뱅크에 전력성 노이즈 성분으로 영향을 미치게 된다.For example, in 72 / 64M RDRAM, the entire memory is composed of 16 banks, one bank is selected by an externally input row address, and one word line in the bank is enabled. The charge required to develop all the bit line pairs connected to the selected word line must be supplied. During the bit line pair development, the instantaneous charge consumption increases rapidly, causing an instant drop in the array supply voltage level. This voltage level drop affects adjacent memory banks as power noise components.
종래의 일반적인 방법에서는, 외부전원전압(Vext)을 입력하여 어레이전원전압(Vcc)을 발생시키는 내부전원전압발생기가 존재하여, 액티브 동작시 외부에서 입력되는 신호를 받아 액티브 구간동안 계속 인에이블 되어 있으며, 이 내부전원전압발생기는 액티브 구간중 액티브 동작시에는 급증한 차아지 소모를 보상하기 위해 일정시간 동안 구동능력을 증가시켜 센싱시 발생되는 전력성 노이즈를 감소시키도록 설계되어 있다.In the conventional general method, an internal power supply voltage generator for generating an array power supply voltage (Vcc) by inputting an external power supply voltage (Vext) exists, and is continuously enabled during an active period by receiving a signal input from an external device during an active operation. In addition, the internal power supply voltage generator is designed to reduce the power noise generated during sensing by increasing the driving capability for a predetermined time to compensate for the rapidly increasing charge consumption during the active operation during the active period.
그러나, 이러한 구성은 어떠한 메모리 뱅크가 인에이블 되더라도 일정한 방법 및 일정한 위치에서 동작하기 때문에 뱅크간의 전력성 노이즈의 영향을 적절히 감소시킬 수 없는 문제가 있다.However, such a configuration has a problem in that even if any memory bank is enabled, since it operates at a constant method and at a certain position, the influence of power noise between banks cannot be appropriately reduced.
본 발명이 이루고자 하는 기술적 과제는, 전력성 노이즈를 감소시킬 수 있는 다이내믹 랜덤 억세스 메모리를 제공하는 것이다.SUMMARY OF THE INVENTION The present invention has been made in an effort to provide a dynamic random access memory capable of reducing power noise.
도 1은 본 발명의 일 실시예에 따른 DRAM의 개략적 블록도이다.1 is a schematic block diagram of a DRAM according to an embodiment of the present invention.
상기 과제를 달성하기 위한 본 발명에 따른 다이내믹 랜덤 억세스 메모리는, 메모리 셀 어레이로 구성되고 복수개로 분할된 메모리 뱅크와, 외부 제어신호에 의해 인에이블 되는 내부전원전압 제어회로와, 상기 내부전원전압 제어회로의 출력을 입력하여 외부전원전압을 내부 셀 어레이 전원전압으로 발생시키고, 이를 모든 메모리 뱅크의 어레이 전원전압으로 사용하는 메인 전원전압 발생 수단과, 뱅크별로 하나씩 배치되고, 상기 내부전원전압 제어회로의 출력과 뱅크정보를 입력하여, 선택된 뱅크의 어레이 전원전압으로 사용하는 복수개의 보조 전원전압 발생 수단을 구비한다.In accordance with another aspect of the present invention, there is provided a dynamic random access memory including an internal power supply voltage control circuit configured by a memory cell array and divided into a plurality of memory banks, an external control signal, and an internal power supply voltage control circuit. A main power supply voltage generating means for inputting an output of the circuit to generate an external power supply voltage as an internal cell array power supply voltage, and using this as an array power supply voltage of all memory banks, and arranged one by one for each bank, A plurality of auxiliary power supply voltage generating means for inputting the output and the bank information and using the array power supply voltage of the selected bank are provided.
이하, 첨부한 도면을 참조하여 본 발명을 더욱 상세하게 설명하고자 한다.Hereinafter, with reference to the accompanying drawings will be described in more detail the present invention.
도 1은 본 발명의 일 실시예에 따른 DRAM의 개략적 블록도로서, 16 개의 메모리 뱅크를 구비한 경우를 예로 들었다.FIG. 1 is a schematic block diagram of a DRAM according to an embodiment of the present invention.
본 발명에 따른 DRAM은, 메모리 셀 어레이로 구성되고, 복수개 예컨대 16개로 분할된 메모리 뱅크(10∼25)와, 액티브 구간동안 일정한 구동능력을 가진 메인 내부전원전압발생기(20)를 구비하고 있다. 또한, 각 메모리 뱅크 별로 보조 내부전원전압발생기(30∼45)가 할당되어 있다. 상기 메인 내부전원전압발생기(20)는 전체적인 메모리 셀 어레이의 파워 소스로 사용되며, 각 메모리 뱅크에 할당된 보조 내부전원전압발생기(30∼45)는 뱅크 정보를 받아들여 동작한다. 상기 보조 내부전원전압발생기(30∼45)는 액티브된 메모리 뱅크에 의해 유발되는 파워 노이즈를 감소시키며, 인접한 뱅크에 파워 노이즈가 전달되는 것을 방지할 목적으로 배치되어 있다.The DRAM according to the present invention is composed of a memory cell array, and includes a plurality of memory banks 10 to 25 divided into, for example, and a main internal power supply voltage generator 20 having a constant driving capability during an active period. In addition, auxiliary internal power supply voltage generators 30 to 45 are allocated to each memory bank. The main internal power supply voltage generator 20 is used as a power source of the entire memory cell array, and the auxiliary internal power supply voltage generators 30 to 45 assigned to each memory bank operate by receiving bank information. The auxiliary internal power supply voltage generators 30 to 45 are arranged to reduce power noise caused by an active memory bank and to prevent power noise from being transmitted to adjacent banks.
도 1에 도시된 바와 같이 복수개의 메모리 뱅크(10∼25)를 구비한 DRAM의 경우, 외부에서 입력되는 로우 어드레스에 의해 하나의 뱅크가 선택되고, 그 뱅크 내의 하나의 워드라인이 인에이블된다. 인에이블된 워드라인에 연결된 모든 비트라인쌍들을 디벨로프시키기 위해 필요한 차아지를 공급하게 되는데 이때 발생된 차아지 소모량은 일반적인 액티브 동작보다 크다. 각 뱅크별로 설치되어 있는 상기 보조 내부전원전압발생기(30∼45)는 이러한 소모되는 차아지를 보상한다. 즉, 임의의 뱅크가 인에이블되면 그에 할당된 보조 내부전원전압발생기가 동작되어 해당 메모리 뱅크의 어레이 전원을 강화함으로써 파워 노이즈를 감소시킬 수 있다.As shown in FIG. 1, in the case of a DRAM having a plurality of memory banks 10 to 25, one bank is selected by an externally input row address, and one word line in the bank is enabled. The charge required to develop all the bit line pairs connected to the enabled word line is supplied, with the resulting charge consumption being greater than normal active operation. The auxiliary internal power supply voltage generators 30 to 45 provided for each bank compensate for this exhausted charge. That is, when an arbitrary bank is enabled, an auxiliary internal power supply voltage generator assigned thereto may operate to reduce power noise by strengthening the array power supply of the corresponding memory bank.
상기 메인 내부전원전압발생기(20)는, 외부신호인 제어신호(BSENSE)에 의해 인에이블 되어 액티브구간동안 계속 동작하는 내부전원전압(VCCA) 제어회로(50)에 의해 제어되므로, 액티브 구간동안 항상 일정하게 동작하게 되어 액티브 구간동안 일반적인 어레이 파워 소스로 사용된다.The main internal power supply voltage generator 20 is controlled by an internal power supply voltage V CCA control circuit 50 which is enabled by the control signal BSENSE which is an external signal and continues to operate during the active period. It is always constant and is used as a general array power source during the active period.
상기 보조 내부전원전압 발생기(30∼45)는, 뱅크 수 만큼 존재하여 각 뱅크마다 하나씩 할당되어 있다. 이 보조 내부전원전압 발생기(30∼45)는 내부전원전압(VCCA) 제어회로(50)의 출력과 뱅크 정보에 의해 선택되어 동작하며, 센싱 동작시의 순간적인 전력 강하시에만 액티브되도록 구성된다. 즉, 센싱 동작이 일어나기 일정시간전에 인에이블되고, 비트라인 디벨로프 시작점 이후 일정시간동안에만 액티브되도록 구성된다. 따라서, 선택된 메모리 뱅크의 전력 강하를 최소화하고 인접 뱅크에 전달되는 파워 노이즈를 최소로 한다.The auxiliary internal power supply voltage generators 30 to 45 exist in the number of banks and are allocated one for each bank. The auxiliary internal power supply voltage generators 30 to 45 are selected and operated by the output of the internal power supply voltage (V CCA ) control circuit 50 and bank information, and are configured to be active only during a momentary power drop during sensing. . In other words, the sensing operation is enabled a predetermined time before the sensing operation occurs, and is configured to be active only for a predetermined time after the bit line development start point. Thus, the power drop of the selected memory bank is minimized and the power noise delivered to the adjacent bank is minimized.
상술한 바와 같이 본 발명에 따르면, 액티브된 뱅크에 의한 전력성 노이즈를 감소시킬 수 있을 뿐만 아니라, 인접 메모리 뱅크에 전력성 노이즈가 전달되는 것을 방지할 수 있다.As described above, according to the present invention, not only can the power noise caused by the active bank be reduced, but also the power noise can be prevented from being transmitted to the adjacent memory bank.
Claims (1)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970056463A KR19990034767A (en) | 1997-10-30 | 1997-10-30 | Dynamic Random Access Memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970056463A KR19990034767A (en) | 1997-10-30 | 1997-10-30 | Dynamic Random Access Memory |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR19990034767A true KR19990034767A (en) | 1999-05-15 |
Family
ID=66048846
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019970056463A KR19990034767A (en) | 1997-10-30 | 1997-10-30 | Dynamic Random Access Memory |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR19990034767A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100566351B1 (en) * | 1998-07-16 | 2006-03-31 | 후지쯔 가부시끼가이샤 | Memory device |
-
1997
- 1997-10-30 KR KR1019970056463A patent/KR19990034767A/en not_active Application Discontinuation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100566351B1 (en) * | 1998-07-16 | 2006-03-31 | 후지쯔 가부시끼가이샤 | Memory device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100621619B1 (en) | Semiconductor memory device for performing refresh operation | |
| US6335895B1 (en) | Semiconductor storage device and system using the same | |
| KR100317218B1 (en) | Ring oscillator generating pulse signal at constant pulse period under unstable power votlage | |
| US5590080A (en) | Dynamic random access memory with variable sense-amplifier drive capacity | |
| KR0152704B1 (en) | Semiconductor memory device selectively operating divided memory blocks | |
| EP0640975B1 (en) | Memory in which improvement is made as regards a precharge operation of data readout routes | |
| KR930011242A (en) | Static memory | |
| US5774405A (en) | Dynamic random access memory having an internal circuit using a boosted potential | |
| KR100295985B1 (en) | Method and apparatus for refreshing DRAM | |
| KR980012445A (en) | Multi-bank memory device | |
| KR19990034767A (en) | Dynamic Random Access Memory | |
| JP2982700B2 (en) | Redundant decoder circuit | |
| US6125073A (en) | Integrated semiconductor memory | |
| KR20040106662A (en) | Semiconductor memory device providing for bit cell data outputting without special reference voltage generator and method thereof | |
| KR100269618B1 (en) | A self refresh control circuit | |
| KR100569564B1 (en) | Bitline Precharge Voltage Control Circuit | |
| KR20000047674A (en) | Semiconductor memory device with a test mode | |
| KR960013840B1 (en) | Semiconductor memory device | |
| US6515916B2 (en) | Column switch in memory device and cache memory using the same | |
| KR20040029536A (en) | Memory device having high bus efficiency of network and the operation method thereof and memory system including the same | |
| KR20000008363A (en) | Semiconductor memory device having a boosting voltage generator | |
| KR0152956B1 (en) | The selecting circuit of bit line | |
| KR100481918B1 (en) | Semiconductor memory device | |
| KR100256121B1 (en) | Write mode control method and control signal generation circuit of synchronous memory | |
| KR100481825B1 (en) | Semiconductor memory device with word line voltage generating circuit |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Withdrawal due to no request for examination |