KR100481918B1 - Semiconductor memory device - Google Patents
Semiconductor memory device Download PDFInfo
- Publication number
- KR100481918B1 KR100481918B1 KR10-2002-0041317A KR20020041317A KR100481918B1 KR 100481918 B1 KR100481918 B1 KR 100481918B1 KR 20020041317 A KR20020041317 A KR 20020041317A KR 100481918 B1 KR100481918 B1 KR 100481918B1
- Authority
- KR
- South Korea
- Prior art keywords
- signal
- bank
- mode
- circuit
- refresh
- Prior art date
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/406—Management or control of the refreshing or charge-regeneration cycles
- G11C11/40618—Refresh operations over multiple banks or interleaving
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/406—Management or control of the refreshing or charge-regeneration cycles
- G11C11/40611—External triggering or timing of internal or partially internal refresh operations, e.g. auto-refresh or CAS-before-RAS triggered refresh
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/406—Management or control of the refreshing or charge-regeneration cycles
- G11C11/40622—Partial refresh of memory arrays
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
Abstract
본 발명에 따른 반도체 메모리 장치는 정상 로우 액티브 신호, 리프래쉬 시작 신호 및 프리 차지 신호를 출력하는 스테이트 머신 회로와; 상기 스테이트 머신의 리프래쉬 시작 신호에 따라 제 1 및 제 2 카운터 출력을 생성하는 리프래쉬 카운터와; 제 1, 제 2, 제 3 및 제 4 뱅크 선택 신호 및 파셜 어레이 자동 리프래쉬 모드 또는 리듀스드 메모리 사이즈 모드를 구분하는 모드 구분 신호를 출력하는 파셜 어레이 회로와; 상기 스테이트 머신 회로의 정상 로우 액티브 신호, 리프래쉬 시작 신호 및 프리 차지 신호와 상기 제 1 내지 제 4 뱅크 선택 신호 및 모드 구분 신호에 따라 로우 액티베이션 동작의 수행 또는 프리차지 동작만 수행할 수 있도록 한 다수의 뱅크 제어 회로를 포함하여 구성된다.A semiconductor memory device according to the present invention comprises: a state machine circuit for outputting a normal low active signal, a refresh start signal, and a precharge signal; A refresh counter for generating first and second counter outputs in accordance with the refresh start signal of the state machine; A partial array circuit for outputting a first, second, third and fourth bank selection signal and a mode division signal for discriminating a partial array automatic refresh mode or a reduced memory size mode; A plurality of low activation or precharge operations according to a normal low active signal, a refresh start signal and a precharge signal and the first to fourth bank selection signals and a mode division signal of the state machine circuit. Is configured to include a bank control circuit.
Description
본 발명은 디램 셀(DRAM Cell)을 사용하는 반도체에서의 파티셜 어레이 자동 리프래쉬 모드(Partial Array Self Refresh Mode; 이하 PASR 모드라 칭함.)와 리듀스드 메모리 사이즈 모드(Reduced Memory Size Mode; 이하 RMS 모드라 칭함)에서의 리프래쉬 동작과 정상 동작에 따른 로우 및 뱅크 제어 회로에 관한 것으로 특히,리프래쉬 동작시에는 사용자(User)가 PASR 모드나 RMS 모드를 변환시켜도 내부에서는 리프래쉬 카운터를 항상 동작하도록 하고 선택되어진 어레이 즉, 뱅크에 따라 로우 액티베이션(Row Activation)을 하도록 하며 정상 액티브 동작을 할 때 PASR 모드시에는 선택된 어레이이에 상관없이 항상 로우 액티베이션을 수행 할 수 있도록 하며 RMS 모드 시에는 선택된 어레이에 따라 로우 액티베이션을 수행할 수 있도록 한 메모리 소자의 로우 및 뱅크 제어 회로에 관한 것이다. The present invention relates to a partial array self refresh mode (hereinafter referred to as a PASR mode) and a reduced memory size mode (hereinafter referred to as a PASR mode) in a semiconductor using a DRAM cell. And the row and bank control circuit according to the normal operation, especially during the refresh operation, even if the user switches the PASR mode or RMS mode, Enables and activates the selected array, ie, low activation according to the bank.In normal active operation, it can always perform low activation regardless of the selected array in PASR mode. Pertaining to the row and bank control circuitry of a memory device capable of performing low activation All.
도 1은 종래의 로우 및 뱅크 제어 블록도이다. 1 is a conventional row and bank control block diagram.
스테이트 머신 회로(State Machine Circuit; 60)의 설명은 다음과 같다. 정상 동작 시 로우 액티베이션 시키는 신호(rowact)가 생성되고, 리프래쉬 동작 시 리프래쉬 카운터(40)를 증가시키고 그 리프래쉬 카운터(40)의 출력을 디코딩해서 로우를 액티베이션하는 신호(ref_start)신호가 생성된다. 그리고 정상 동작이나 리프래쉬 동작을 모두 마치면 로우를 프리차지(Precharge)하라는 신호(pcg)를 생성한다. The description of the state machine circuit 60 is as follows. In normal operation, a low activation signal (rowact) is generated, and in a refresh operation, a signal (ref_start) signal is generated to increase the refresh counter 40 and decode the output of the refresh counter 40 to activate a row. do. When both normal operation and re-flash operation are completed, a signal (pcg) is generated to precharge the row.
로우 어드레스 버퍼 회로(Row Address Buffer Circuit; 50)의 설명은 다음과 같다. 정상 로우 액티브 동작 시 외부 로우 어드레스를 받아들여 ax<0:11>, ax<12:13> 신호를 출력하는데 여기서는 로우 어드레스를 0~13까지라고 예를 들어서 설명한 것이며 상위 두개의 어드레스(Address 12,13)를 뱅크 어드레스라고 지정하여 설명하기로 한다. 로우 어드레스 버퍼(50)의 출력 ax<0:11>은 제 1 내지 제 4 로우 프리 디코더 회로(21 내지 24)의 입력으로 사용되며 ax<12:13>은 제 1 내지 제 4 뱅크 제어 회로(31 내지 34)의 입력으로 사용하여 뱅크를 제어하는데 사용된다.The description of the row address buffer circuit 50 is as follows. In normal low active operation, external row addresses are accepted and ax <0:11> and ax <12:13> signals are output. Here, the row addresses are described as 0 to 13, and the upper two addresses (Address 12, 13) will be described with a bank address. The output ax <0:11> of the row address buffer 50 is used as an input of the first to fourth row free decoder circuits 21 to 24, and ax <12:13> is used for the first to fourth bank control circuits ( 31 to 34) to control the bank.
리프래쉬 카운터 회로(40)는 스테이트 머신 회로(60)의 신호(ref_start)를 받아 제 1 내지 제 4 로우 프리 디코더 회로(21 내지 24)의 입력으로 들어가는 rcnt<0:11>을 출력하며 제 1 내지 제 4 뱅크 제어 회로(31 내지 34)에 입력으로 들어가는 rcnt<12:13>을 출력한다.The refresh counter circuit 40 receives the signal ref_start of the state machine circuit 60 and outputs rcnt <0:11>, which is input to the inputs of the first to fourth low predecoder circuits 21 to 24, and outputs a first signal. To rcnt <12:13> inputted to the fourth to fourth bank control circuits 31 to 34 are output.
뱅크 제어 회로는각 뱅크마다 하나씩 있는데 제 1 뱅크(Bank0)에 해당하는 제 1 뱅크 제어 회로(31), 제 2 뱅크(Bank1)에 해당하는 제 2 뱅크 제어 회로(32), 제 3 뱅크(Bank2)에 해당하는 제 3 뱅크 제어 회로(33) 및 제 4 뱅크(Bank3)에 해당하는 제 4 뱅크 제어 회로(34)가 있다. 제 1 내지 제 4 뱅크 제어 회로(31 내지 34) 각각은 ax<12:13>과 rcnt<12:13>의 입력 조합에 의해 나뉘어 진다. 그리고 제 1 내지 제 4 뱅크 제어 회로(31 내지 34)는 각 뱅크에 해당하는 필요한 신호들을 출력하는데 제 1 뱅크(Bank0)에 해당하는 것으로 설명하면, 스테이트 머신 회로(60)의 신호(rowact)를 받아서 로우 어드레스 버퍼(50)의 출력 ax<12:13>이 모두 로우(Low)일 때 제 1 뱅크(Bank0)에 해당하는 외부 로우 액티브 신호인 신호(extatv_b<0>)를 출력하고 스테이트 머신 제어 회로(60)의 신호(ref_start)를 받아서 리프래쉬 카운터(40)의 출력 rcnt<12:13>이 모두 로우일 때 제 1 뱅크(Bank0)에 해당하는 내부 로우 액티브(Internal Row Active) 신호인 신호(intatv_b<0>)를 출력한다. 이들 두 신호는 제 1 로우 프리디코더 회로(21)의 입력으로 들어가서 로우 어드레스(Row Address)들을 디코딩 한다. 그리고 제 1 뱅크 제어 회로(31)의 출력 신호 (rowpcg_b<0>)에 대해 설명하면 신호(extatv_b<0>)와 신호(intatv_b<0>) 둘 중에 어느 한 신호라도 먼저 액티베이션되어 있고 나중에 스테이트 머신 회로(60)으로부터 신호(pcg)가 들어오면 제 1 로우 프리 디코더 회로(21)를 프리차지시키는 신호인 신호(rowpcg_b<0>)를 출력한다. 그리고 로우 제 1 로우 제어 회로(10)의 입력으로 사용되는 신호(bsenb_b<0>)에 대해 설명하면, 신호(bsenb_b<0>)는 제 1 뱅크(Bank0)가 인에이블되면 제 1 뱅크(Bank0)에 해당하는 제 1 로우 제어 회로(10)를 동작시키는 신호로서 이 신호가 인에이블 되어야 로우 액티베이션을 할 수 있다. 이 신호는 외부 로우 액티브(External Row Active) 신호인 신호(extatv_b<0>) 와 내부 로우 액티브(Internal Row Active) 신호인 신호(intatv_b<0>) 둘 중에 어느 한 신호라도 인에이블되면 인에이블 되며 프리차지 신호인 신호(pcg)가 인에이블되면 디스에이블 되는 신호이다. 상기 내용은 제 1 뱅크(Bank0)에 해당하는 제 1 뱅크 제어 회로(10)에 대해서 설명하였는데 나머지 뱅크들도 같은 동작을 한다.There is one bank control circuit for each bank, the first bank control circuit 31 corresponding to the first bank Bank0, the second bank control circuit 32 corresponding to the second bank Bank1, and the third bank Bank2. There is a third bank control circuit 33 corresponding to) and a fourth bank control circuit 34 corresponding to the fourth bank Bank3. Each of the first to fourth bank control circuits 31 to 34 is divided by an input combination of ax <12:13> and rcnt <12:13>. When the first to fourth bank control circuits 31 to 34 output the necessary signals corresponding to the respective banks, the first to fourth bank control circuits 31 to 34 output the signals of the state machine circuit 60. When the output ax <12:13> of the row address buffer 50 is all low, the signal extatv_b <0>, which is an external low active signal corresponding to the first bank Bank0, is output and state machine control is performed. A signal that is an internal row active signal corresponding to the first bank Bank0 when the output rcnt <12:13> of the refresh counter 40 is all low by receiving the signal ref_start of the circuit 60. Outputs (intatv_b <0>). These two signals enter the input of the first low predecoder circuit 21 to decode the row addresses. If the output signal rowpcg_b <0> of the first bank control circuit 31 is described, any one of the signal extatv_b <0> and the signal intatv_b <0> is activated first, and later, the state machine. When the signal pcg is input from the circuit 60, the signal rowpcg_b <0>, which is a signal for precharging the first low predecoder circuit 21, is output. Next, the signal bsenb_b <0> used as an input of the row first row control circuit 10 will be described. When the first bank Bank0 is enabled, the signal bsenb_b <0> becomes the first bank Bank0. This is a signal for operating the first row control circuit 10 corresponding to), and this signal must be enabled in order to perform low activation. This signal is enabled when any one of the signal (extatv_b <0>) which is an external row active signal and the signal (intatv_b <0>) which is an internal row active signal is enabled. When the signal pcg, which is a precharge signal, is enabled, the signal is disabled. In the above description, the first bank control circuit 10 corresponding to the first bank Bank0 has been described. The remaining banks also operate in the same manner.
다음은 로우 프리 디코더 회로(Row Pre_Decoder Circuit)에 대해서 설명하겠다. Next, a low pre-decoder circuit will be described.
여기서도 제 1 뱅크(Bank0)에 해당하는 제 1 프리 디코더 회로(21)에 대해 설명하면, 로우 어드레스 버퍼 회로(50)의 출력 신호(ax<0:11>)을 입력으로 하며 이들 신호들은 제 1 뱅크 제어 회로(31)의 출력 신호(extatv_b<0>)에 의해서 스트로브 되어 제 1 로우 제어 회로(10)의 입력으로 하는 뱅크 로우 어드레스 신호 (bax_b0<0:11>)를 출력한다. 그리고 리프래쉬 카운터 회로(40)의 출력 신호(rcnt<0:11>)를 입력으로 하며 이들 신호들은 제 1 뱅크 제어 회로(31)의 출력 신호(intatv_b<0>)에 의해서 스트로브되어 신호(bax_b0<0:11>)를 출력하는데 외부 로우 액티브와 마찬가지로 내부 로우 액티브도 신호(bax_b0<0:11>)를 생성한다. 제 1 뱅크(Ban0)에 해당하는 제 1 로우 프리디코더 회로(21)와 같이 나머지 뱅크에 해당하는 제 2 내지 제 4 로우 프리 디코더 회로(32 내지 34)도 상기와 같은 동작을 한다.The first pre-decoder circuit 21 corresponding to the first bank Bank0 will also be described here. The output signals ax <0:11> of the row address buffer circuit 50 are input, and these signals are input to the first bank. It is strobe by the output signal extatv_b <0> of the bank control circuit 31 and outputs the bank row address signal bax_b0 <0:11> serving as the input of the first row control circuit 10. The output signal rcnt <0:11> of the refresh counter circuit 40 is inputted, and these signals are strobe by the output signal intatv_b <0> of the first bank control circuit 31 and then the signal bax_b0. <0:11> is output, and the internal low active, as with the external low active, generates a signal bax_b0 <0:11>. Like the first row predecoder circuit 21 corresponding to the first bank Ban0, the second to fourth row predecoder circuits 32 to 34 corresponding to the remaining banks also operate as described above.
센스 생성 회로(Sense Gen. Circuit; 70)에 대해 설명하면, 센스 생성 회로(70)의 출력 신호(sg)는 DRAM 동작에서 로우 액티브를 하면 워드라인이 인에이블되어 셀의 캐패시턴스와 비트 라인의 캐패시턴스가 차지 쉐어링(Charge Sharing)을 하게 되는데 충분히 차지 쉐어링을 한 후 비트 라인 센스 증폭기(Bit Line Sense Amp.)가 센싱을 시작할 수 있는 시간을 알려 주는 신호이다. 이 신호(sg)는 4 개의 신호(extatv_b<0> 내지 extatv_b<3>)와 4개의 신호(intatv_b<0> 내지 intatv_b<3>)중 어느 한 개라도 인에이블되어 있으면 일정한 내부 지연을 거쳐 인에이블되는 동작을 하며 프리차지하는 신호(pcg)가 인에이블되면 디스에이블는 동작을 한다.Referring to the sense generation circuit 70, the output signal sg of the sense generation circuit 70 is enabled when the word line is enabled in the DRAM operation so that the capacitance of the cell and the capacitance of the bit line are enabled. This is a signal that tells the time when the bit line sense amplifier (Bit Line Sense Amp.) Can start sensing after sufficient charge sharing. This signal sg passes through a constant internal delay if any of the four signals extatv_b <0> through extatv_b <3> and four signals intatv_b <0> through intatv_b <3> are enabled. The disable operation is performed and the disable operation is performed when the pre-charge signal pcg is enabled.
센스 지연 회로(Sense Delay Circuit; 80)에 대해 설명하면, 센스 지연 회로(80)의 출력 신호(sensedly)는 프리차지를 해도 된다는 시점을 알려주는 신호로서 이 신호가 인에이블되면 프리차지를 할 수 있게 된다. 그러면 신호(pcg)가 인에이블되는데 이 신호는 다시 신호(sensedly)를 디스에이블 시킨다. Referring to the sense delay circuit (Sense Delay Circuit) 80, the output signal of the sense delay circuit (sensedly) is a signal that indicates when the precharge may be a signal that can be precharged when this signal is enabled. Will be. The signal pcg is then enabled, which again disables the signal.
도 3 은 도 1의 제 1 뱅크 제어 회로이며 뱅크 어드레스의 입력 방법은 도면에 도시된 바와 같이 뱅크에 따라 바뀌며 여기에서는 제 1 뱅크(Bank0)를 대표로 예를 들어 설명하겠다. 3 is a diagram illustrating a first bank control circuit of FIG. 1, and a method of inputting a bank address varies according to a bank as shown in the drawing. Here, the first bank Bank0 will be described as an example.
먼저 외부 뱅크 선택 회로(External Bank Selection Circuit; 310)은 뱅크 어드레스(ax<12> ,ax<13>)를 입력으로 하여 각각 인버터를 거쳐 입력되고 스테이트 머신 회로(60)로부터의 출력 신호(rowact)가 인에이블되면 출력 신호(extatv_b<0>)가 인에이블된다. 내부 뱅크 선택 회로(Internal Bank Selection Circuit; 320)는 뱅크 어드레스(rcnt<12>, rcnt<13>)를 입력으로 하여 각각 인버터를 거쳐 입력되고 스테이트 머신 회로(60)로부터의 출력 신호(re_start)가 인에이블 되면 신호(intatv_b<0>)가 인에이블된다. 블록 선택 인에이블 회로(330)는 상기 신호(extatv_b<0>, intatv_b<0>)를 받아 두 신호 중 어느 한 신호라도 인에이블되면 신호(bsenb_b<0>)를 인에이블시키며, 프리차지 신호(pcg)가 인에이블되면 신호(bsenb_b<0>)를 디스에이블시키는 회로이다. 로우 프리차지 회로(340)는 상기 신호(extatv_b(0), intatv_b(0))를 받아 신호(rowpcg_b(0))를 인에이블 시키며, 프리차지 신호(pcg)가 인에이블되면 신호(rowpcg_b(0))를 디스에이블 시킨다.First, an external bank selection circuit 310 is inputted through an inverter by inputting bank addresses ax <12> and ax <13>, respectively, and outputs a row signal from the state machine circuit 60. When is enabled, the output signal extatv_b <0> is enabled. The internal bank selection circuit 320 is input via the inverters with the bank addresses rcnt <12> and rcnt <13> as inputs, and the output signal re_start from the state machine circuit 60 is inputted. When enabled, the signal intatv_b <0> is enabled. The block select enable circuit 330 receives the signals extatv_b <0> and intatv_b <0> and enables the signal bsenb_b <0> when any one of the two signals is enabled, and the precharge signal ( When pcg is enabled, this circuit disables the signal bsenb_b <0>. The low precharge circuit 340 receives the signals extatv_b (0) and intatv_b (0) to enable the signal rowpcg_b (0), and when the precharge signal pcg is enabled, the signal rowpcg_b (0) Disable)).
상술한 종래의 기술은 PASR 모드와 RMS 모드가 없었으며 사용자가 사용하든 안 하든 내부적으로는 모든 메모리가 항상 리프래쉬 동작을 한다. 실제로 사용자가 사용하는데 있어서 메모리를 항상 전부 사용하는 것은 아니다. 예를 들어 사용자가 메모리 중 1/4만 사용한다면 나머지 3/4은 필요가 없으며 리프래쉬를 해 줄 필요도 없다. 하지만 종래의 기술에서는 사용하지는 않지만 리프래쉬 동작을 항상 하기 때문에 대기(Standby) 시에도 쓸데없이 파워를 소모하는 문제점이 있다. The prior art described above has no PASR mode and no RMS mode, and internally all memories always perform a refresh operation, whether or not the user uses them. In fact, the user does not always use all of the memory for use. For example, if a user only uses a quarter of the memory, the other three quarters do not need to be refreshed. However, although not used in the related art, there is a problem in that power is consumed unnecessarily even in standby mode because the refresh operation is always performed.
따라서 본 발명은 상기 문제점을 해결하기 위해, 선택된 뱅크에 대해서만 리프레쉬 동작을 수행하고 모든 뱅크에 대해서는 리드/라이트의 정상동작을 수행하는 PASR 모드와 선택된 뱅크에 대해서만 리프레쉬 동작과 리드/라이트의 정상동작을 수행하는 RMS 모드시 리프래쉬 동작과 리드/라이트의 정상 동작에 따른 로우 및 뱅크를 제어하는 회로를 제공하는데 그 목적이 있다. Therefore, in order to solve the above problem, the present invention provides a refresh mode for the selected bank and a refresh mode for the read / write operation and the PASR mode for performing the refresh operation only for the selected bank and the read / write operation for all the banks. It is an object of the present invention to provide a circuit for controlling a row and a bank according to the refresh operation and the read / write operation in the RMS mode.
상기한 목적을 달성하기 위해 본 발명의 바람직한 실시예에 따른 다수의 뱅크로 이루어진 반도체 메모리 장치는, 정상 로우 액티브 신호, 리프래쉬 시작 신호 및 프리 차지 신호를 출력하는 스테이트 머신 회로; 상기 스테이트 머신 회로의 리프래쉬 시작 신호에 따라 제 1 및 제 2 카운터 출력을 생성하는 리프래쉬 카운터; 제 1, 제 2, 제 3 및 제 4 뱅크 선택 신호와, 디스에이블된 상태일 때는 파셜 어레이 자동 리프래쉬 모드를 나타내고 인에이블된 상태일 때는 리듀스드 메모리 사이즈 모드를 나타내는 모드 구분 신호를 출력하는 파셜 어레이 회로; 및 상기 정상 로우 액티브 신호, 상기 리프래쉬 시작 신호, 상기 프리 차지 신호, 상기 제 1 내지 제 4 뱅크 선택 신호 및 상기 모드 구분 신호에 응답하여, 상기 모드 구분 신호가 디스에이블된 상태로 입력되면, 리프레쉬 동작을 선택된 뱅크에 대해서만 수행시키고 리드/라이트의 정상동작을 모든 뱅크에 대해서 수행시키며, 상기 모드 구분 신호가 인에이블된 상태로 입력되면, 선택된 뱅크에 대해서만 리프레쉬 동작과 리드/라이트의 정상 동작을 수행시키도록 한 다수의 뱅크 제어 회로를 포함하여 구성된다.본 발명에 대해서 설명하기 전에 PASR 모드와 RMS 모드에 대해서 설명을 하면 다음과 같다. In order to achieve the above object, a semiconductor memory device including a plurality of banks according to a preferred embodiment of the present invention includes a state machine circuit for outputting a normal low active signal, a refresh start signal, and a precharge signal; A refresh counter for generating first and second counter outputs in accordance with the refresh start signal of the state machine circuit; Outputs a first, second, third and fourth bank selection signal and a mode division signal indicating a partial array automatic refresh mode in the disabled state and a reduced memory size mode in the enabled state; Partial array circuits; And refreshing the mode division signal in a disabled state in response to the normal low active signal, the refresh start signal, the precharge signal, the first to fourth bank selection signals, and the mode division signal. The operation is performed only for the selected bank and the normal operation of the read / write is performed for all banks. When the mode division signal is input in the enabled state, the refresh operation and the normal operation of the read / write are performed only for the selected bank. A plurality of bank control circuits are included. The PASR mode and the RMS mode will be described below before describing the present invention.
먼저 PASR 모드는 사용자가 사용하고자 하는 어레이 즉, 뱅크를 선택하면 그 뱅크에 대해서만 리프래쉬를 하는 모드인데 단지 리프래쉬만 선택된 뱅크에 대해서 수행하고 선택되지 않은 뱅크에 대해서는 리프래쉬 동작은 하지 않으나 리드(Read) 나 라이트(Write)의 정상 동작은 할 수 있게 된다. 다시 말해서 선택되지 않은 뱅크에 대해서는 셀의 데이터 유지 시간(Data Retention Time)에 문제가 되지 않는 범위 내에서 라이트를 하고 리드를 하면 문제가 되지 않는다는 말이다. First, the PASR mode is a mode in which the user selects an array, that is, a bank, and then refreshes only the bank. Only the refresh is performed on the selected bank and the non-selected bank is not refreshed. Normal operation of Read or Write is possible. In other words, it is not a problem for the unselected banks to be written and read within a range that does not matter the data retention time of the cell.
하지만 RMS 모드에서는 선택되지 않은 뱅크에 대해서는 리프래쉬 동작도 하지 않을 뿐더러 리드나 라이트와 같은 정상 동작도 하지 못한다. 이런 모드를 사용함으로서 대기시 파워 소비를 줄일 수 있게 된다. In RMS mode, however, neither the reselected bank nor the normal operation such as read or write is performed. By using this mode, standby power consumption can be reduced.
본 발명은 상기와 같은 PASR 모드와 RMS 모드 시 리프래쉬 동작과 정상 동작을 하는데 있어서 로우 및 뱅크를 제어하는 회로에 대한 것이다. The present invention relates to a circuit for controlling the row and bank in the re-flash operation and normal operation in the PASR mode and RMS mode as described above.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.Hereinafter, with reference to the accompanying drawings will be described in detail the present invention.
도 2 는 본 발명에 따른 로우 및 뱅크 제어 블록도이다. 2 is a row and bank control block diagram in accordance with the present invention.
먼저 파셜 어레이 회로(Partial Array Circuit:90)는 외부 사용자가 어레이를 선택할 수 있도록 구성한 회로이며 그 출력중 pa_b<0:3>은 파셜 어레이(Partial Array) 즉, 제 1 내지 제 4 뱅크(Bank0 내지 Bank4)을 선택함에 따라 인에이블되는 신호이다. 전체 어레이(Full Array)가 선택되면 pa_b<0> 에서 pa_b<3>까지 모두 인에이블되고, 3/4 어레이가 선택되면 pa_b<0> 에서 pa_b<2>까지 인에이블되고, 1/2 어레이가 선택되면 pa_b<0> 에서 pa_b<1>까지 인에이블되고, 1/4 어레이가 선택되면 pa_b<0>만 인에이블된다. 그리고 PASR 모드인지 RMS 모드인지를 구분하는 신호로서 rms가 있는데 rms가 인에이블되면 RMS 모드가 되며 rms가 디스에이블되면 PASR 모드가 된다. 이들 신호들은 각각의 뱅크 제어 회로(Bank Control Circuit; 31 내지 34)들의 입력으로 들어간다.First, the partial array circuit 90 is a circuit configured to allow an external user to select an array, and pa_b <0: 3> of the output is a partial array, that is, the first to fourth banks Bank0 to This signal is enabled by selecting Bank4). If Full Array is selected, all are enabled from pa_b <0> to pa_b <3>. If 3/4 array is selected, pa_b <0> is enabled from pa_b <2>. If selected, pa_b <0> to pa_b <1> are enabled. If a quarter array is selected, only pa_b <0> is enabled. There is rms as a signal to distinguish between PASR mode and RMS mode. When rms is enabled, it becomes RMS mode and when rms is disabled, it becomes PASR mode. These signals enter the inputs of the respective Bank Control Circuits 31 to 34.
뱅크 제어 회로의 설명은 제 4 뱅크(Bank3)에 해당하는 제 4 뱅크 제어 회로(34)에 대해서 설명하하기로 한다. 제 4 뱅크 제어 회로(34)의 출력 신호중 extatv_b<3>와 extatv_sg_b<3>가 있는데 extatv_b<3> 신호는 제 3 로우 프리디코더(23)의 입력으로 들어가며 프리 디코딩을 하는 신호이다. 이 신호(extatv_b<3>)가 인에이블되면 정상 로우 액티베이션(Normal Row Activation)이 된다는 것이다. 신호(extatv_sg_b<0>)는 센스 생성 회로(70)의 입력으로 들어가서 프리 차지 신호를 만들 수 있도록 한다. PASR 모드 즉 rms 신호가 디스에이블되어 있는 상태에서 제 4 뱅크 어드레스(Bank3 Address)가 들어오고 스테이트 머신(60)의 출력 신호(rowact)가 인에이블되면 제 4 뱅크(Bank3)에 해당하는 파셜 어레이 선택 신호(pa_b<3>)에 상관없이 extatv_b<0>신호와 extatv_sg_b<0>신호가 인에이블된다.The bank control circuit will be described with reference to the fourth bank control circuit 34 corresponding to the fourth bank Bank3. Among the output signals of the fourth bank control circuit 34 are extatv_b <3> and extatv_sg_b <3>. The extatv_b <3> signal enters the input of the third low predecoder 23 and is pre-decoded. When this signal extatv_b <3> is enabled, it is a normal row activation. The signal extatv_sg_b <0> enters the input of the sense generation circuit 70 to allow the precharge signal to be generated. Selecting the partial array corresponding to the fourth bank (Bank3) when the fourth bank address (Bank3 Address) is input in the PASR mode, that is, the rms signal is disabled, and the output signal (rowact) of the state machine 60 is enabled. Regardless of the signal pa_b <3>, the extatv_b <0> signal and the extatv_sg_b <0> signal are enabled.
그러나 RMS 모드 즉 rms 신호가 인에이블되어 있는 상태에서 제 4 뱅크 어드레스(Bank3 Address)가 들어오고 스테이트 머신(60)의 rwoact 신호가 인에이블 되면 제 4 뱅크 어레이 선택신호(pa_b<3>)가 인에이블되고 extatv_b<3>신호와 extatv_sg_b<3> 신호 모두 인에이블되는데 제 4 뱅크 어레이 선택 신호(pa_b<3>)가 디스에이블되어 있으면 extatv_b<0>신호는 인에이블 되지 않고 extatv_sgb<0>신호만 인에이블 되어 센스 생성 회로(70)의 입력으로 들어간다.However, when the fourth bank address (Bank3 Address) is input in the RMS mode, that is, the rms signal is enabled, and the rwoact signal of the state machine 60 is enabled, the fourth bank array selection signal pa_b <3> is turned on. If it is enabled and both extatv_b <3> and extatv_sg_b <3> signals are enabled and the fourth bank array select signal (pa_b <3>) is disabled, the extatv_b <0> signal is not enabled and only the extatv_sgb <0> signal is enabled. Enabled to enter the input of the sense generating circuit 70.
리프래쉬 동작 시에는 PASR 모드 나 RMS 모드에 상관없이 제 4 뱅크 선택 신호(pa_b<3>)가 인에이블되어 있으면 intatv_b<3> 신호와 intatv_sg_b<3>신호 모두 인에이블되며 제 4 뱅크 선택 신호(pa_b<3>)가 디스에이블 되어 있으면 intatv_b<3>신호는 디스에이블 되는 반면 intatv_sg_b<3>신호는 인에이블 된다.During the refresh operation, if the fourth bank select signal pa_b <3> is enabled regardless of the PASR mode or RMS mode, both the intatv_b <3> signal and the intatv_sg_b <3> signal are enabled and the fourth bank select signal ( When pa_b <3> is disabled, the intatv_b <3> signal is disabled while the intatv_sg_b <3> signal is enabled.
그리고 bsenb_b<3>신호는 extatv_b<3>신호와 intatv_b<3>신호에 따라 결정되는데, PASR 모드시 pa_b<3>가 인에이블되면 정상 액티브 시에는 extatv_b<3>신호가 인에이블되고 리프래쉬 동작 시에는 intatv_b<3>신호가 인에이블 되므로 bsenb_b<3>신호는 동작을 하지만 pa_b<3> 신호가 디스에이블 되면 리프래쉬 동작 시에는 intatv_b<3> 신호가 디스에이블 되어 bsenb_b<3>가 동작을 하지 않지만 정상 액티브시 extatv_b<3>신호는 동작을 하므로 bsenb_b<3> 신호는 동작을 한다. 나머지 뱅크 제어 회로(31 내지 33)들 또한 제 4 뱅크 제어 회로(4)와 같은 동작을 한다.The bsenb_b <3> signal is determined according to the extatv_b <3> signal and the intatv_b <3> signal. When pa_b <3> is enabled in PASR mode, the extatv_b <3> signal is enabled during normal active operation and the refresh operation is performed. When the insenv_b <3> signal is enabled at the time, the bsenb_b <3> signal works, but when the pa_b <3> signal is disabled, the intatv_b <3> signal is disabled during the reflash operation so that the bsenb_b <3> operates. However, the signal extatv_b <3> operates during normal active operation, so the signal bsenb_b <3> operates. The remaining bank control circuits 31 to 33 also operate like the fourth bank control circuit 4.
센스 생성 회로(70)에 대해 설명하면 회로 자체의 동작은 종래 기술의 회로 동작과 같으나 입력으로 하는 신호들이 종래와 다르다. 본 발명에서는 신호(extatv_sg_b<0:3> 및 intatv_sg_b<3>)를 입력 신호로 이용한다. PASR 모드 나 RMS 모드오와 상관없이 신호(extatv_sg_b<3>0 및 intatv_sg_b<3>)는 항상 동작을 하여 한번이라도 정상 액티브 동작을 하거나 리프래쉬 동작을 하거나 하면 언제나 센스 생성 회로(70)는 동작을 하여 끝까지 프리차지 신호(pcg)를 만들도록 하였다.Referring to the sense generating circuit 70, the operation of the circuit itself is the same as the operation of the circuit of the prior art, but the signals to be input are different from the conventional. In the present invention, the signals extatv_sg_b <0: 3> and intatv_sg_b <3> are used as input signals. Regardless of the PASR or RMS mode, the signals extatv_sg_b <3> 0 and intatv_sg_b <3> are always active, so that the sense generator 70 always performs the operation once even during normal active or refresh operation. To make a precharge signal (pcg) to the end.
도 4는 도 2의 제 1 뱅크 제어 회로의 상세 회로도이다. 종래의 뱅크 제어 회로와 다른 것은 PASR/RMS 모드 선택 회로(350) 및 PASR 선택 회로(360)가 추가 되었고 블럭 선택 인에이블 회로(330)의 입력이 차이가 난다. 4 is a detailed circuit diagram of the first bank control circuit of FIG. 2. Unlike the conventional bank control circuit, the PASR / RMS mode selection circuit 350 and the PASR selection circuit 360 have been added, and the inputs of the block selection enable circuit 330 are different.
신호(extatv_sg_b<0> 및 intatv_sg_<0>)는 제 3도의 신호(extatv_b<0>, intatv_b<0>)와 동작은 같으나 두 신호는 로우 프리 디코더의 입력으로는 사용되지 않고 단지 센스 생성회로의 입력으로만 사용된다. PASR/RMS 모드 선택 선택 회로(350)는 RMS 모드시 인에이블 되고 PASR 모드시 디스에이블되는 rms 신호와 뱅크 어레이 선택에 따라 인에이블되는 신호(pa_b<0>), 그리고 신호(extatv_sg_b<0>)를 입력으로 하여 PASR 모드일 경우에는 pa_b<0>에 상관없이 extatv_b<0>신호는 extatb_sg_b<0>신호와 같은 동작을 하며 RMS 모드일 경우에는 pa_b<0>신호에 따라 extatv_b<0>신호가 인에이블 또는 디스에이블된다. 즉, pa_b<0>신호가 인에이블 되면 extatv_b<0>신호가 인에이블 되고 pa_b<0>신호가 디스에이블 되면 extatv_b<0>신호가 디스에이블 된다.The signals extatv_sg_b <0> and intatv_sg_ <0> have the same operation as those of FIG. 3 (extatv_b <0>, intatv_b <0>), but the two signals are not used as inputs of the low predecoder and are merely used in Used only as input. The PASR / RMS mode selection selector 350 is an rms signal that is enabled in RMS mode and disabled in PASR mode, a signal pa_b <0> that is enabled according to bank array selection, and a signal extatv_sg_b <0>. In case of PASR mode, extatv_b <0> signal works the same as extatb_sg_b <0> signal in PASR mode, and extatv_b <0> signal in accordance with pa_b <0> signal in RMS mode. It is enabled or disabled. That is, when the pa_b <0> signal is enabled, the extatv_b <0> signal is enabled and when the pa_b <0> signal is disabled, the extatv_b <0> signal is disabled.
PASR 모드 선택 회로(360)는 pa_<0>신호와 intatv_sg_b<0>신호를 입력으로 하며 pa_b<0>가 인에이블 되어 있으면 intatv_b<0>신호는 intatv_sg_b<0>신호와 같은 동작을 하며 pa_b<0>신호가 디스에이블 되어 있으면 intatv_b<0>신호는 디스에이블된다.The PASR mode selection circuit 360 inputs pa_ <0> and intatv_sg_b <0> signals. When pa_b <0> is enabled, the intatv_b <0> signal operates in the same manner as the intatv_sg_b <0> signal and pa_b < If the 0> signal is disabled, the intatv_b <0> signal is disabled.
블럭 선택 인에이블 회로(330)는 상기 extatv_b<0>, intatv_b<0>,pcg신호를 받아서 제3도의 bsenb_b<0>신호와 같이 동작을 한다.The block select enable circuit 330 receives the extatv_b <0>, intatv_b <0>, and pcg signals and operates in the same manner as the bsenb_b <0> signal of FIG.
도 5는 PASR 및 RMS 모드시 뱅크 어레이별 동작 테이블 로서 각각의 어레이 선택에 따른 PASR 모드와 RMS 모드시 각 뱅크의 동작을 도시한 것이다. 설명은 다음과 같다. FIG. 5 is an operation table for each bank array in PASR and RMS mode, and illustrates the operation of each bank in PASR mode and RMS mode according to each array selection. The explanation is as follows.
먼저 PASR 모드에서 어레이 선택이 전체 어레이(Full Array)일 경우에는 당연히 리드나 라이트의 정상 동작과 리프래쉬 동작을 수행한다. 3/4 어레이일 경우에는 제 1 내지 제 3 뱅크(Bank0 내지Bank2)는 정상 동작과 리프래쉬 동작을 하고 제 4 뱅크(Bank3)는 리프래쉬 동작은 하지 못하고 정상 동작만 한다. First, when the array selection is a full array in PASR mode, the normal operation of the read or write and the reflash operation are performed. In the case of a 3/4 array, the first to third banks Bank0 to Bank2 perform a normal operation and a refresh operation, and the fourth bank Bank3 does not perform a refresh operation but only a normal operation.
1/2 어레이일 경우에는 제 1 및 제 2 뱅크(Bank0 및Bank1)는 정상 동작과 리프래쉬 동작을 하고 제 3 및 제 4 뱅크(Bank2 및 Bank3)는 리프래쉬 동작은 하지 못하고 정상 동작만 한다. In the case of the 1/2 array, the first and second banks Bank0 and Bank1 perform a normal operation and a refresh operation, and the third and fourth banks Bank2 and Bank3 do not perform the refresh operation but only operate normally.
1/4 어레이일 경우에는 제 1 뱅크(Bank0)는 정상 동작과 리프래쉬 동작을 하고 제 2 내지 제 3 뱅크(Bank1 내지 Bank3)는 리프래쉬 동작은 하지 못하고 정상 동작만 한다. In the case of the quarter array, the first bank Bank0 performs a normal operation and a refresh operation, and the second to third banks Bank1 to Bank3 do not perform the refresh operation but only operate normally.
다음으로 RMS 모드에서는 어레이 선택이 전체 어레이(Full Array)일 경우에는 당연히 리드나 라이트의 정상 동작을 하고 리프래쉬 동작도 한다. Next, in RMS mode, if the array selection is a full array, the read or write operation is normal and the reflash operation is performed.
3/4 어레이일 경우에는 제 1 내지 제3 뱅크(Bank0 내지Bank2)는 정상 동작과 리프래쉬 동작을 하고 제 4 뱅크(Bank3)는 정상 동작과 리프래쉬 동작을 못한다. 1/2 어레이일 경우에는 제 1 및 제 2 뱅크(Bank0 및 Bank1)는 정상 동작과 리프래쉬 동작을 하고 제 2 및 제 3 뱅크(Bank2 및 Bank3)는 정상 동작과 리프래쉬 동작을 못한다. In the case of a 3/4 array, the first to third banks Bank0 to Bank2 perform a normal operation and a refresh operation, and the fourth bank Bank3 does not perform the normal operation and the refresh operation. In the case of the 1/2 array, the first and second banks Bank0 and Bank1 perform a normal operation and a refresh operation, and the second and third banks Bank2 and Bank3 do not perform the normal operation and the refresh operation.
1/4 어레이일 경우에는 제 1 뱅크(Bank0)는 정상 동작과 리프래쉬 동작을 하고 제 2 내지 제 3 뱅크(Bank1 내지 Bank3)는 정상 동작과 리프래쉬 동작을 못한다. In the case of a quarter array, the first bank Bank0 performs a normal operation and a refresh operation, and the second to third banks Bank1 to Bank3 do not perform the normal operation and the refresh operation.
상술한 바와 같이 본 발명에 의하면 메모리를 모드 구분 신호에 따라 선택적으로 부분 동작하도록 하므로써 대기시 소모되는 전력을 효과적으로 줄일 수 있다.As described above, according to the present invention, the partial power of the memory may be selectively operated according to the mode classification signal, thereby effectively reducing power consumed during standby.
본 발명은 실시예를 중심으로 하여 설명되었으나 당 분야의 통상의 지식을 가진 자라면 이러한 실시예를 이용하여 다양한 형태의 변형 및 변경이 가능하므로 본 발명은 이러한 실시예에 한정되는 것이 아니라 다음의 특허 청구 범위에 의해 한정된다. Although the present invention has been described with reference to the embodiments, one of ordinary skill in the art can modify and change various forms using such embodiments, and thus the present invention is not limited to these embodiments. It is limited by the claims.
도 1은 종래의 로우 및 뱅크 제어 블록도이다. 1 is a conventional row and bank control block diagram.
도 2는 본 발명에 따른 로우 및 뱅크 제어 블록도이다. 2 is a row and bank control block diagram in accordance with the present invention.
도 3은 도 1의 제 1 뱅크 제어 회로이다.3 is a first bank control circuit of FIG. 1.
도 4는 도 2의 제 1 뱅크 제어 회로의 상세 회로도이다. 4 is a detailed circuit diagram of the first bank control circuit of FIG. 2.
도 5는 PASR 및 RMS 모드시 뱅크 어레이별 동작 테이블이다.5 is an operation table for each bank array in the PASR and RMS modes.
* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings
10 내지 13: 제 1 내지 제 4 로우 디코더10 to 13: first to fourth row decoders
21 내지 24: 제 1 내지 제 4 프리 디코더21 to 24: first to fourth pre decoders
31 내지 34: 제 1 내지 제 4 뱅크 제어 회로31 to 34: first to fourth bank control circuit
40: 리프래쉬 카운터 회로 50: 로우 어드레스 버퍼 회로40: refresh counter circuit 50: row address buffer circuit
90: 파셜 어레이 회로 350: PASR/RMS 모드 선택 회로90: partial array circuit 350: PASR / RMS mode selection circuit
360: PASR 모드 선택 회로360: PASR mode selection circuit
Claims (4)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2002-0041317A KR100481918B1 (en) | 2002-07-15 | 2002-07-15 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2002-0041317A KR100481918B1 (en) | 2002-07-15 | 2002-07-15 | Semiconductor memory device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20040008025A KR20040008025A (en) | 2004-01-28 |
| KR100481918B1 true KR100481918B1 (en) | 2005-04-13 |
Family
ID=37317288
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2002-0041317A KR100481918B1 (en) | 2002-07-15 | 2002-07-15 | Semiconductor memory device |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100481918B1 (en) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102282971B1 (en) | 2014-12-05 | 2021-07-29 | 삼성전자주식회사 | A semiconductor memory device, and a memory system including the semiconductor memory device |
| KR20230025554A (en) | 2021-08-12 | 2023-02-22 | 삼성전자주식회사 | Operating method of host device and storage device and storage device |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11312386A (en) * | 1998-03-30 | 1999-11-09 | Siemens Ag | Dram chip |
| JP2000298982A (en) * | 1999-04-14 | 2000-10-24 | Fujitsu Ltd | Semiconductor memory |
| KR20010004664A (en) * | 1999-06-29 | 2001-01-15 | 김영환 | Apparatus and method of selfrefreshing a semiconductor memory device |
| KR20020042408A (en) * | 2000-11-30 | 2002-06-05 | 아끼구사 나오유끼 | Semiconductor memory device having a plurality of low power consumption modes |
-
2002
- 2002-07-15 KR KR10-2002-0041317A patent/KR100481918B1/en not_active IP Right Cessation
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11312386A (en) * | 1998-03-30 | 1999-11-09 | Siemens Ag | Dram chip |
| JP2000298982A (en) * | 1999-04-14 | 2000-10-24 | Fujitsu Ltd | Semiconductor memory |
| KR20010004664A (en) * | 1999-06-29 | 2001-01-15 | 김영환 | Apparatus and method of selfrefreshing a semiconductor memory device |
| KR20020042408A (en) * | 2000-11-30 | 2002-06-05 | 아끼구사 나오유끼 | Semiconductor memory device having a plurality of low power consumption modes |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20040008025A (en) | 2004-01-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100234365B1 (en) | Refresh method and circuit of semiconductor memory device | |
| US7057960B1 (en) | Method and architecture for reducing the power consumption for memory devices in refresh operations | |
| KR100621619B1 (en) | Semiconductor memory device for performing refresh operation | |
| KR100257047B1 (en) | Burst refresh mode for drams | |
| KR20100054985A (en) | Semiconductor memory device having mode variable refresh operation | |
| US20120250437A1 (en) | Semiconductor device, control method thereof and data processing system | |
| US20080285370A1 (en) | Semiconductor memory and system | |
| KR20010029758A (en) | Semiconductor integrated circuit and method of controlling same | |
| US6219292B1 (en) | Semiconductor memory device having reduced power requirements during refresh operation by performing refresh operation in a burst method | |
| KR20030019209A (en) | Semiconductor memory | |
| KR100642759B1 (en) | Semiconductor memory device for selectively refreshing wordlines | |
| US5412604A (en) | Semiconductor device using boosted signal | |
| US6851017B2 (en) | Semiconductor memory | |
| KR20040001490A (en) | A pseudo sram which is capable of accomplishing page write mode | |
| JP2003187578A (en) | Semiconductor memory and refresh control method | |
| US8451680B2 (en) | Method of driving a semiconductor memory device with a sense amplifier controller for maintaining the connection of a previously selected memory cell array | |
| KR20100117874A (en) | Precharge method of semiconductor memory device for contorlling precharge starting time of each bank at bank precharge operation and semiconductor memory device using it | |
| US7263021B2 (en) | Refresh circuit for use in semiconductor memory device and operation method thereof | |
| KR100535131B1 (en) | Method of reading memory device in page mode and row decoder control circuit using the same | |
| KR100481918B1 (en) | Semiconductor memory device | |
| KR20010102846A (en) | Synchronous semiconductor memory device | |
| US6246631B1 (en) | Semiconductor memory device | |
| KR20040029536A (en) | Memory device having high bus efficiency of network and the operation method thereof and memory system including the same | |
| JP2006099877A (en) | Synchronous semiconductor storage device | |
| KR20120064328A (en) | Semiconductor memory device and method operating of the same |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20110222 Year of fee payment: 7 |
|
| LAPS | Lapse due to unpaid annual fee |