KR100569564B1 - Bitline Precharge Voltage Control Circuit - Google Patents
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Abstract
본 발명은 반도체 메모리 장치의 비트라인 프리차지전압 제어회로에 관한 것으로, 특히 메모리 셀에 데이터를 라이트할 때와 리드할 때 서로 다른 비트라인 프리차지전압 레벨을 사용하므로써 리프레쉬 시간을 개선하고 고속의 집적회로 구현을 가능케 하여 제품의 신뢰성을 향상시킨 비트라인 프리차지전압 제어회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a bit line precharge voltage control circuit of a semiconductor memory device. In particular, the use of different bit line precharge voltage levels when writing and reading data into a memory cell improves refresh time and speeds up integration. The present invention relates to a bit line precharge voltage control circuit that enables circuit implementation to improve product reliability.
Description
도 1 은 일반적인 반도체 메모리 장치의 회로도1 is a circuit diagram of a general semiconductor memory device
도 2 는 종래의 기술에서 라이트할 때의 비트라인의 전압변화를 나타낸 특성도2 is a characteristic diagram showing a voltage change of a bit line when writing in the prior art;
도 3 은 본 발명에 의한 비트라인 프리차지전압 제어회로를 나타낸 회로도3 is a circuit diagram illustrating a bit line precharge voltage control circuit according to the present invention.
도 4 는 본 발명의 비트라인 프리차지전압 선택부에 대한 상세 회로도.4 is a detailed circuit diagram of a bit line precharge voltage selector of the present invention.
도 5 는 본 발명에 따라 라이트할 때의 비트라인의 전압변화를 나타낸 특성도5 is a characteristic diagram showing a voltage change of a bit line when writing in accordance with the present invention;
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>
100 : 비트라인 프리차지전압 선택부100: bit line precharge voltage selector
111, 121, 131 : 노어 게이트 113, 123, 133 : 전송 게이트111, 121, 131: NOR
200 : 프리차지전압 발생부200: precharge voltage generation unit
본 발명은 반도체 메모리 장치의 비트라인 프리차지전압 제어회로에 관한 것 으로, 특히 메모리 셀에 데이터를 라이트할 때와 리드할 때 서로 다른 비트라인 프리차지전압 레벨을 사용하므로써 리프레쉬 시간을 개선시킨 비트라인 프리차지전압 제어회로에 관한 것이다.BACKGROUND OF THE
일반적으로, 디램(DRAM) 또는 싱크로너스 디램(Synchronous DRAM) 등의 메모리 소자는 셀 자체가 다이나믹 셀(dynamic cell)로 이루어지기 때문에 일정시간이 지나면 메모리 셀의 활성 영역에서의 누설전류, 캐패시터에서의 누설전류 등으로 인하여 셀에 저장된 데이터가 파괴되어 일정한 주기단위로 리프레쉬(refresh) 동작을 수행해 주어야 한다.In general, a memory device such as a DRAM or a synchronous DRAM is a dynamic cell, and therefore, a certain amount of time may cause leakage current in the active region of the memory cell or leakage from the capacitor. The data stored in the cell is destroyed due to the current, and the refresh operation must be performed at regular intervals.
그런데, 집적회로가 고집적화되면서 셀(cell)의 크기가 작아짐에 따라서 포화전류량이 작아지고 캐패시터 또한 그 크기에 비하여 좀 더 효율적인 캐패시터를 요구하게 되어 셀의 리프레쉬 타임(refresh time)이 아주 중요한 문제가 되고 이를 개선하기 위한 많은 연구가 되어지고 있다.However, as integrated circuits are highly integrated, as the size of a cell becomes smaller, the amount of saturation current becomes smaller and the capacitor also requires a more efficient capacitor than its size, so that the refresh time of the cell becomes a very important problem. Much research has been done to improve this.
도1 은 일반적인 반도체 메모리 장치의 회로도로서, 다수개의 워드라인(WL)에서 하나를 선택하여 워드라인에 연결되어 있는 셀들의 데이터가 비트라인(BL)과 비트바라인(/BL)으로 실리게 되면 비트라인 센스 증폭기의 동작시점을 알리는 신호가 인에이블됨으로써 센스 증폭기가 동작하게 된다.FIG. 1 is a circuit diagram of a general semiconductor memory device. When one of a plurality of word lines WL is selected and data of cells connected to a word line is loaded as a bit line BL and a bit bar line / BL, FIG. The sense amplifier operates by enabling the signal informing the operation time of the bit line sense amplifier.
그런데, 종래의 기술에서 비트라인 프리차지전압 레벨은 단지 셀의 누설전류 등의 실제적인 동작을 고려하지 않은, 계산적인 것으로만 만든 전압레벨(Vcc/2)이었다. By the way, in the prior art, the bit line precharge voltage level was a voltage level (Vcc / 2) made only of a calculation without considering actual operation such as leakage current of a cell.
도2 는 종래의 기술에서 사용이 되는 비트라인 프리차지전압(Vcc/2)을 사용 하는 센스증폭기의 동작시 비트라인의 전압변화를 나타낸 특성도이다.FIG. 2 is a characteristic diagram illustrating a voltage change of a bit line during operation of a sense amplifier using a bit line precharge voltage (Vcc / 2) used in the related art.
상기 Vcc/2전압을 비트라인 프리차지전압으로 사용하는 것은 이론상으로는 문제가 없지만, 실질적으로 메모리 셀에 저장된 데이터는 일정시간이 지나면 누설(leakage)성분에 의해 데이터를 상실하기 때문에 일정한 전압으로는 리프레쉬 특성이 나빠지게 되고 최악의 경우 데이터 자체가 잘못 쓰이거나 읽히게 되는 문제점이 있다.Using the Vcc / 2 voltage as a bit line precharge voltage is not a problem in theory, but since the data stored in the memory cell is lost due to leakage component after a certain time, it is refreshed at a constant voltage. The problem is that the characteristics get worse, and in the worst case, the data itself is misused or read.
따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발명의 목적은 메모리 셀에 데이터를 라이트할 때와 리드할 때 서로 다른 비트라인 프리차지전압 레벨을 사용하므로써, 리프레쉬 시간을 개선하고 고속의 집적회로 구현을 가능케 하여 제품의 신뢰성을 향상시킬 수 있는 비트라인 프리차지전압 제어회로를 제공하는 것이다.Accordingly, an object of the present invention is to solve the above problems, and an object of the present invention is to improve refresh time by using different bit line precharge voltage levels when writing and reading data into a memory cell. It is to provide a bit line precharge voltage control circuit that can implement an integrated circuit to improve the reliability of the product.
상기 목적을 달성하기 위하여, 본 발명에 의한 비트라인 프리차지전압 제어회로는 데이터를 저장하는 메모리 셀과 선택된 상기 셀에 저장된 데이터를 전송하는 비트라인쌍과 상기 비트라인쌍을 동일한 프리차지 전압으로 프리챠지하는 프리차지 수단과 상기 비트라인쌍에 실린 데이터를 센싱 및 증폭하는 센스증폭기를 포함하는 반도체 메모리 장치에 있어서,In order to achieve the above object, the bit line precharge voltage control circuit according to the present invention preconfigures a bit line pair and a bit line pair for transmitting data stored in the selected memory cell and a memory cell storing data with the same precharge voltage. A semiconductor memory device comprising: a precharge means for charging; and a sense amplifier for sensing and amplifying data contained in the bit line pairs.
각각 다른 전위를 갖는 다수개의 프리차지전압을 발생시키는 비트라인 프리차지전압 발생수단과, 라이트 인에이블 신호와 리드 인에이블 신호를 인가받아 상기 각각 다른 비트라인 프리차지전압을 선택적으로 전송하는 비트라인 프리차지전 압 선택부를 포함하여 구성된 것을 특징으로 한다.Bit line precharge voltage generating means for generating a plurality of precharge voltages having different potentials, and bit line pre for selectively transmitting the different bit line precharge voltages by receiving a write enable signal and a read enable signal. Characterized in that it comprises a charge voltage selector.
이하 첨부한 도3 내지 도4 를 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도3 은 본 발명에 의한 비트라인 프리차지전압 제어회로로써, 이에 도시된 바와 같이, 종래의 프리차지 회로와는 달리 프리차지전압 선택부(100)와 프리차지전압 발생부(200)가 추가되어 있음을 알 수 있다. 즉, 각각 다른 전위의 프리차지전압을 발생시키는 프리차지전압 발생부(200)에서 발생한 프리차지전압(VBLP1, VBLP2, VBLP3)을 프리차지전압 선택부(100)에서 라이트 인에이블 신호(WR)와 리드 인에이블 신호(RD)로 제어하여 라이트 모드 또는 리드 모드시에 각각 선택적으로 제공하는 것이다.3 is a bit line precharge voltage control circuit according to an embodiment of the present invention. As shown in FIG. 3, a
도4는 본 발명의 비트라인 프리차지전압 선택부에 대한 상세 회로도로써, 이에 도시된 바와 같이, 상기 비트라인 프리차지전압 선택부(100)는 스탠바이 모드(standby mode)일 때, 상기 라이트 인에이블 신호(WR)와 리드 인에이블 신호(RD)의 조합에 의해 상기 제1 비트라인 프리차지전압(VBLP1)을 선택전송하는 제1 비트라인 프리차지전압 전송부(113);FIG. 4 is a detailed circuit diagram of the bit line precharge voltage selector of the present invention. As shown in FIG. 4, when the bitline
라이트 모드(write mode)일 때, 상기 라이트 인에이블 신호(WR)와 리드 인에이블 신호(RD)의 조합에 의해 상기 제1 비트라인 프리차지전압(VBLP1)보다 일정전위 높은 제2 비트라인 프리차지전압(VBLP2)을 선택전송하는 제2 비트라인 프리차지전압 전송부(123); 및
In the write mode, a second bit line precharge having a predetermined potential higher than the first bit line precharge voltage VBLP1 by a combination of the write enable signal WR and the read enable signal RD. A second bit line
리드 모드(read mode)일 때, 상기 라이트 인에이블 신호(WR)와 리드 인에이블 신호(RD)의 조합에 의해 상기 제1 비트라인 프리차지전압(VBLP1)보다 일정전위 낮은 제3 비트라인 프리차지전압(VBLP3)을 선택전송하는 제3 비트라인 프리차지전압 전송부(133)로 구성되어 있다.In a read mode, a third bit line precharge having a predetermined potential lower than the first bit line precharge voltage VBLP1 by a combination of the write enable signal WR and the read enable signal RD. And a third bit line
여기서 상기 제1 비트라인 프리차지전압 전송부(113)는 라이트 인에이블 신호(WR)와 리드 인에이블 신호(RL)가 노어 게이트(111)에 의해 노어링된 신호와, 상기 노어링된 신호가 인버터(112)에 의해 반전된 신호에 의해 제1 비트라인 프리차지전압(VBLP1)을 비트라인 프리차지전압(VBLP)으로 전송한다.The first bit line
그리고, 상기 제2 비트라인 프리차지전압 전송부(123)는 라이트 인에이블 신호(WR)가 인버터(120)에 의해 반전된 신호와 리드 인에이블 신호(RD)가 노어 게이트(121)에 의해 노어링된 신호와, 상기 노어링된 신호가 인버터(122)에 의해 반전된 신호에 의해 제2 비트라인 프리차지전압(VBLP2)을 비트라인 프리차지전압(VBLP)으로 전송한다.In the second bit line
또한, 상기 제3 비트라인 프리차지전압 전송부(133)는 라이트 인에이블 신호(WR)와 리드 인에이블 신호(RD)가 인버터(130)에 의해 반전된 신호가 노어 게이트(131)에 의해 노어링된 신호와, 상기 노어링된 신호가 인버터(132)에 의해 반전된 신호에 의해 제3 비트라인 프리차지전압(VBLP3)을 비트라인 프리차지전압(VBLP)으로 전송한다.In addition, the third bit line
이하, 상기 구성으로 이루어지는 본 발명에 의한 비트라인 프리차지 회로의 동작을 살펴보기로 한다. Hereinafter, the operation of the bit line precharge circuit according to the present invention having the above configuration will be described.
스탠바이 모드(standby mode)일 때, 라이트 인에이블 신호(WR)와 리드 인에이블 신호(RD)가 각각 로우(low) 레벨이 되면, 노어 게이트(111)에 의해 하이 레벨의 신호가 출력되어 제1 프리차지전압 전송부(113)가 턴-온, 인버터(120)에 의해 라이트 인에이블 신호(WR)가 반전된 신호와 리드 인에이블 신호(RD)가 노어 게이트(121)에 의해 로우 레벨의 신호가 출력되어 제2 프리차지전압 전송부(123)가 턴-오프, 라이트 인에이블 신호(WR)와 리드 인에이블 신호(RD)가 인버터(130)에 의해 반전된 신호가 노어 게이트(131)에 의해 로우 레벨의 신호를 출력하여 제3 프리차지전압 전송부(133)가 턴-오프되므로 결국 프리차지전압(VBLP)에는 제1 비트라인 프리차지전압(VBLP1)(예를 들면, Vcc/2의 전압)이 프리차지된다.In the standby mode, when the write enable signal WR and the read enable signal RD become low level, the high level signal is output by the
라이트 모드(write mode)일 때, 라이트 인에이블 신호(WR)가 하이(high), 리드 인에이블 신호(RD)가 로우(low) 레벨이 되면, 노어 게이트(111)에 의해 로우 레벨의 신호가 출력되어 제1 프리차지전압 전송부(113)가 턴-오프, 인버터(120)에 의해 라이트 인에이블 신호(WR)가 반전된 신호와 리드 인에이블 신호(RD)가 노어 게이트(121)에 의해 하이 레벨의 신호를 출력하여 제2 프리차지전압 전송부(123)가 턴-온, 라이트 인에이블 신호(WR)와 리드 인에이블 신호(RD)가 인버터(130)에 의해 반전된 신호가 노어 게이트(131)에 의해 로우 레벨의 신호를 출력하여 제3 프리차지전압 전송부(133가 턴-오프되므로 결국 프리차지전압(VBLP)에는 제1 프리차지전압(VBLP1)보다 일정전위만큼 높은 전압인 제2 비트라인 프리차지전압(VBLP2)으로 프리차지된다.In the write mode, when the write enable signal WR becomes high and the read enable signal RD becomes low, the low gate signal is generated by the
즉, 통상적인 비트라인 프리차지전압(Vcc/2)보다 일정전위 높은 제2 비트라 인 프리차지전압(VBLP2)을 인가하므로써 Vcc까지 상승하는데 걸리는 라이트 시간이 줄어들게 된다.That is, by applying the second bit line precharge voltage VBLP2 having a constant potential higher than the normal bit line precharge voltage Vcc / 2, the write time taken to rise to Vcc is reduced.
도5 는 본 발명에 따라 라이트 동작할 때, 비트라인의 전압변화를 나타낸 특성도이다.5 is a characteristic diagram illustrating a voltage change of a bit line when a write operation is performed according to the present invention.
여기서 도5 의 본 발명의 라이트 시간(T2)과 도2 의 종래기술의 라이트 시간(T1)을 비교하여 보면 센싱을 시작하여 Vcc에 도달하기까지의 본 발명의 라이트시간이 현저히 줄어듬을 명백히 알 수 있다. Here, comparing the write time T2 of the present invention of FIG. 5 and the write time T1 of the prior art of FIG. 2 clearly shows that the write time of the present invention from sensing to reaching Vcc is significantly reduced. have.
리드 모드(read mode)일 때, 라이트 인에이블 신호(WR)가 로우(low), 리드 인에이블 신호(RD)가 하이(high)레벨이 되면, 노어 게이트(111)에 의해 로우 레벨의 신호가 출력되어 제1 프리차지전압 전송부(113)가 턴-오프, 인버터(120)에 의해 라이트 인에이블 신호(WR)가 반전된 신호와 리드 인에이블 신호(RD)가 노어 게이트(121)에 의해 로우 레벨의 신호를 출력하여 제2 프리차지전압 전송부(123)가 턴-오프, 라이트 인에이블 신호(WR)와 리드 인에이블 신호(RD)가 인버터(130)에 의해 반전된 신호가 노어 게이트(131)에 의해 하이 레벨의 신호를 출력하여 제3 프리차지전압 전송부(133)가 턴-온되므로 결국 프리차지전압(VBLP)에는 제1 프리차지전압(VBLP1)보다 일정전위만큼 낮은 전압인 제3 비트라인 프리차지전압(VBLP3)으로 프리차지된다.In the read mode, when the write enable signal WR becomes low and the read enable signal RD becomes high, the low gate signal is generated by the NOR
즉, 셀에 있는 데이터를 리드시 누설 전류에 의해 저장되어 있던 데이터 전하가 손실되었을 지라도 통상적인 프리차지전압(Vcc/2)보다 일정전위 낮은 전압인 제3 비트라인 프리차지전압(VBLP3)을 인가하게 되므로 센싱감도를 높일 수 있게 된 다.That is, even when the data charge stored by the leakage current is lost when reading data in the cell, the third bit line precharge voltage VBLP3 having a constant potential lower than the normal precharge voltage Vcc / 2 is applied. This will increase the sensitivity.
이상에서 설명한 바와 같이 본 발명에 따른 비트라인 프리차지전압 제어회로는 메모리 셀에 데이터를 라이트할 때와 리드할 때 서로 다른 비트라인 프리차지전압 레벨을 사용하므로써 리프레쉬 시간을 개선하고 고속의 집적회로를 구현할 수 있도록 하는 효과가 있다.As described above, the bit line precharge voltage control circuit according to the present invention improves refresh time by using different bit line precharge voltage levels when writing data to and reading data from a memory cell. It has the effect of making it possible to implement.
아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가 등이 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구의 범위에 속하는 것으로 보아야 할 것이다. In addition, preferred embodiments of the present invention are disclosed for the purpose of illustration, those skilled in the art will be able to make various modifications, changes, additions, etc. within the spirit and scope of the present invention, such modifications and modifications belong to the scope of the claims You will have to look.
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