KR19990030673A - Memory data backup device - Google Patents
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Abstract
본 발명에 따른 메모리 데이터 백업장치는 전원감지부를 통해 외부전원변동을 감지하여 외부전원이 정격전압이하로 감소되거나 초기전원인가시의 과도상태등을 판단하여 SRAM으로의 데이터 판독 및 기록동작을 제어한다.The memory data backup apparatus according to the present invention senses external power fluctuation through the power detector to control the reading and writing of data to the SRAM by determining the external power is reduced below the rated voltage or transient state upon initial power-up. .
따라서, 본 발명에 따른 메모리 데이터 백업장치에 의하여 다수개의 SRAM을 구비하여 데이터의 판독 및 기록을 수행함으로서 고용량 데이터의 백업이 가능하고, 또한 외부전원변동 및 리세트 신호의 값에 의거하여 SRAM의 데이터 판독 및 기록을 제어함으로써 메모리 데이터의 손상을 방지할 수 있는 효과를 제공하게 된다.Therefore, the memory data backup apparatus according to the present invention includes a plurality of SRAMs to read and write data, thereby enabling high-capacity data backup, and also based on external power supply fluctuation and reset signal values. By controlling the reading and writing, it is possible to provide the effect of preventing the corruption of the memory data.
Description
본 발명은 메모리 데이터 백업장치에 관한 것으로, 더욱 상세하게는 컴퓨터 시스템의 전원 변동을 감지하여 전원불량 및 전원변동시와 같은 과도상태에서 발생할 수 있는 메모리 데이터의 손상을 방지할 수 있도록 된 메모리 데이터 백업장치에 관한 것이다.The present invention relates to a memory data backup device, and more particularly, memory data backup to detect a power change of a computer system to prevent damage to memory data that may occur in a transient state such as a power failure or a power change. Relates to a device.
도 1은 종래 메모리 데이터 백업장치의 구성을 보인 제어블럭도이다. 도 1에 도시한 바와 같이, 종래 메모리 데이터 백업장치는 데이터를 저장하기 위한 SRAM(Static RAM)(11)에 전원공급용 배터리(13)와 입력전원의 변동을 감지하는 전원감지회로(12)가 일체로 내장되어 형성되는 불휘발성 RAM(Non-Volatile RAM:이하 NVRAM)(10)을 사용하여 메모리의 데이터를 백업하였다. 이때 NVRAM(10)은 전원을 차단해도 기억 데이터 내용이 소실하지 않는 RAM을 말하며, 물리 현상을 기억 원리에 사용한 MNOS(metal nitride oxide semiconductor:금속 질화 산화막 반도체)기억 소자등의 EEPROM 소자를 이용한 형의 것과 CMOS등 소비전력이 작은 RAM의 데이터를 배터리에 의해서 유지하는 배터리 백업형의 두 종류가 있으며 본 발명에서는 후자의 것을 사용하여 이하에 설명한다.1 is a control block diagram showing the configuration of a conventional memory data backup apparatus. As shown in FIG. 1, the conventional memory data backup apparatus includes a power supply battery 13 and a power detection circuit 12 for detecting a change in input power in a static RAM (SRAM) 11 for storing data. Non-volatile RAM (NVRAM) 10, which is integrally formed and built-in, is used to back up data in the memory. At this time, the NVRAM 10 refers to a RAM that does not lose its stored data even when the power supply is turned off. The NVRAM 10 uses a type of EEPROM device such as a metal nitride oxide semiconductor (MNOS) memory device that uses a physical phenomenon as a storage principle. And a battery backup type for holding data of RAM having low power consumption such as CMOS by a battery. The present invention will be described below using the latter.
그러나, 이러한 종래 메모리 데이터 백업장치에서는 SRAM(11)과 배터리(13) 및 전원 감지회로(12)가 일체로 내장되어 사용되기 때문에 설치 사용이 간단하다고 치더라도 메모리 저장용량이 2-8Kbyte정도로 적어 한꺼번에 많은 용량의 데이터를 백업하기 위해서는 그에 상당하는 NVRAM을 사용하여야 하므로 비용상승 및 장착하는 데 필요한 공간확보에 따른 제품 대형화의 문제점이 있었다.However, in such a conventional memory data backup device, since the SRAM 11, the battery 13, and the power sensing circuit 12 are integrally used, the memory storage capacity is about 2-8 Kbytes at a time, even though installation and installation are simple. Since backing up a large amount of data requires the use of an equivalent NVRAM, there has been a problem of increasing the size of the product due to the cost increase and the space required for mounting.
따라서 본 발명은 이러한 문제점을 해결하기 위하여 안출된 것으로써, 그 목적은 저가격 및 고용량의 메모리 데이터 백업을 실현할 수 있고 전원변동등으로부터 메모리 데이터를 보호할 수 있도록 된 메모리 데이터 백업장치를 제공하고자 하는 것이다.Accordingly, an object of the present invention is to provide a memory data backup device capable of realizing low-cost and high-capacity memory data backup and protecting memory data from power fluctuations. .
이러한 목적을 달성하기 위하여 본 발명에 따른 메모리 데이터 백업장치는 데이터를 저장하기 위해 마련된 다수개의 SRAM과, 상기 다수개의 SRAM 중 데이터를 기록 및 판독하기 위한 해당 SRAM의 선택신호를 제어하는 SRAM선택부와, 시스템 구동 전원의 변동을 감지하는 전원감지부와, 상기 전원감지부로부터 입력되는 전원감지신호 및 리세트신호를 입력받아 시스템 전원의 변동여부와 시스템의 동작안정여부에 따라 상기 SRAM선택부의 동작을 제어하여 SRAM으로의 데이터 기록 및 판독을 제어하는 제어부를 구비하여 이루어진다.In order to achieve this object, a memory data backup apparatus according to the present invention includes a plurality of SRAMs provided for storing data, an SRAM selector for controlling a selection signal of a corresponding SRAM for writing and reading data among the plurality of SRAMs; And a power detection unit for detecting a change in system driving power, a power detection signal and a reset signal input from the power detection unit, and operating the SRAM selection unit according to whether the system power is changed and whether the system is stable in operation. And a control unit for controlling the data writing to and reading from the SRAM.
본 발명의 메모리 데이터 백업장치는 정전 혹은 단전등으로 인한 외부전원의 차단시에 상기 SRAM에 기록된 데이터를 유지하기 위한 전원을 공급하는 배터리를 더 구비하여 이루어지는 것을 특징으로 한다.The memory data backup device of the present invention is characterized in that it further comprises a battery for supplying power for holding the data written to the SRAM in the event of an interruption of the external power supply due to power outage or power failure.
도 1은 종래 메모리 데이터 백업장치의 구성을 보인 블록도,1 is a block diagram showing the configuration of a conventional memory data backup device;
도 2는 본 발명에 따른 메모리 데이터 백업장치의 구성을 보인 시스템블록도,2 is a system block diagram showing a configuration of a memory data backup apparatus according to the present invention;
도 3은 도 2에 도시된 각 부의 동작상태를 보인 동작파형도이다.FIG. 3 is an operation waveform diagram showing an operation state of each unit shown in FIG. 2.
*** 도면의 주요부분에 대한 부호의 설명 ****** Explanation of symbols for main parts of drawing ***
20:SRAM, 30:제어부,20: SRAM, 30: control unit,
40:전원감지부, 50:SRAM선택부,40: power detector, 50: SRAM selector,
60:배터리.60: battery.
이하에는 첨부한 도면을 참조하여 본 발명의 양호한 실시예에 따른 메모리 데이터 백업장치의 구성 및 작용효과를 상세하게 설명한다.Hereinafter, with reference to the accompanying drawings will be described in detail the configuration and effect of the memory data backup device according to a preferred embodiment of the present invention.
먼저, 도 2는 본 발명에 따른 메모리 데이터 백업장치의 구성을 보인 블록도이다. 도 2에 도시한 바와 같이, 본 발명에 따른 메모리 데이터 백업장치는 데이터를 기록(write) 및 판독(read)하기 위한 다수개의 SRAM(20)과, 다수개의 SRAM(20) 중 데이터를 기록 및 판독하기 위한 해당 SRAM의 선택신호를 제어하는 SRAM선택부(74HC245)(50)와, 외부로부터 인가되는 전원의 변동을 감지하는 전원감지부(40)와, 상기 전원감지부(40)로부터 출력되는 전원감지신호 및 리세트(reset)신호를 입력받아 상기 SRAM선택부(50)의 동작을 제어하는 제어부(30) 및 정전 혹은 단전등으로 인한 시스템 구동 전원의 차단시에 상기 SRAM(20)에 기록된 데이터를 유지하기 위한 전원을 공급하는 배터리(60)를 구비하여 이루어진다.First, Figure 2 is a block diagram showing the configuration of a memory data backup device according to the present invention. As shown in FIG. 2, the memory data backup apparatus according to the present invention writes and reads a plurality of SRAMs 20 for writing and reading data, and data among the plurality of SRAMs 20. SRAM selector 74HC245 and 50 for controlling the selection signal of the corresponding SRAM, a power detector 40 for detecting a change in power applied from the outside, and the power output from the power detector 40 The control unit 30 which receives the detection signal and the reset signal and controls the operation of the SRAM selecting unit 50 and recorded in the SRAM 20 when the system driving power is cut off due to power failure or power failure. And a battery 60 for supplying power for holding data.
이러한 구성에 있어서, 전원감지부(40)는 DS-1233과 같은 전원 감시용 IC가 양호하게 사용되며, 전원감지부(40)의 동작은 일예로 기설정된 정격전압 즉 +5V의 전압이 감지되게 되면 '하이(HIGH)'레벨의 신호를 출력하고, 정격전압이하의 전압이 감지되는 경우에는 '로우(LOW)'레벨의 신호를 출력하게 된다.In such a configuration, the power detection unit 40 is preferably a power monitoring IC such as DS-1233, the operation of the power detection unit 40, for example, so that a voltage of a predetermined rated voltage, that is, + 5V is detected. If the signal is output to the 'HIGH' level, if the voltage below the rated voltage is detected, the signal of the 'LOW' level is output.
또한, 배터리(60)는 +12V의 전원을 입력받아 충전되며 시스템 구동전원의 공급이 차단되는 경우에 SRAM(20)과 제어부(30) 및 SRAM선택부(50)의 동작전원을 공급하며 시스템의 전원 변동시에도 이들의 동작전압이 안정되도록 한다.In addition, the battery 60 is charged by receiving + 12V power, and supplies the operating power of the SRAM 20, the controller 30, and the SRAM selector 50 when the supply of the system driving power is cut off. Their operating voltages are stabilized even in the case of power supply fluctuations.
한편, 도 3은 본 발명에 따른 메모리 데이터 백업장치의 각 부의 동작을 나타내는 동작파형도이다. 이하에는 도 2 및 도 3을 참조하여 본 발명에 따른 메모리 데이터 백업장치의 동작을 설명한다.3 is an operation waveform diagram showing the operation of each part of the memory data backup apparatus according to the present invention. Hereinafter, the operation of the memory data backup apparatus according to the present invention will be described with reference to FIGS. 2 and 3.
먼저, 도 3에 도시한 바와 같이 시스템의 전원이 오프되거나 혹은 외부전원이상으로 인하여 정격전압인 +5V이하의 전원 일예로 +4.5V - +4.75V의 전원이 입력되게 되는 경우에 대해 설명하면 전원감지부(40)에서는 외부전원전압의 감소를 감지하여 '로우'레벨의 신호를 제어부(30)의 입력단자(P5)로 출력하게 된다. 이때 제어부(30)의 입력단자(P5)는 '로우'레벨상태가 되고 리세트신호를 입력받는 입력단자(P4)는 '하이'레벨상태가 되므로 제어부(30)는 출력단자(P6)를 통해 SRAM선택부(50)의 입력단자(/G)로 '하이'레벨의 신호를 출력하게 된다.First, as shown in FIG. 3, a case in which a power supply of + 4.5V to + 4.75V is input as an example of a power supply having a rated voltage of + 5V or less due to an external power supply or an external power supply failure will be described. The sensing unit 40 detects a decrease in the external power supply voltage and outputs a signal having a 'low' level to the input terminal P5 of the control unit 30. At this time, since the input terminal P5 of the control unit 30 becomes the 'low' level state and the input terminal P4 receiving the reset signal becomes the 'high' level state, the control unit 30 uses the output terminal P6. A high level signal is output to the input terminal (/ G) of the SRAM selector 50.
따라서, SRAM선택부(50)의 출력은 입력에 상관없이 3상(3-STATE)상태가 되어 출력단에 연결된 풀업(PULL-UP)저항에 의해 항상 '하이'레벨상태를 유지하게 되므로 SRAM(20)의 기록 및 판독동작을 중지시키게 된다.Therefore, the output of the SRAM selector 50 is in a three-state state regardless of the input, and is always maintained in a 'high' level state by a pull-up resistor connected to the output terminal. Recording and reading operations are stopped.
한편, 시스템에 초기 전원이 인가되는 경우에 대해 설명하면 도 3에 도시한 바와 같이, 외부 입력되는 시스템 구동 전원은 서서히 정격전압인 +5V로 상승하며 이때의 과도 상태중에는 리세트 신호 및 SRAM에 연결된 신호들이 예측할 수 없는 상태로 변하므로 SRAM(20)에 기록된 데이터가 깨지는 경우가 발생할 가능성이 있다. 따라서, 외부전원의 상승시 리세트 신호도 상승하게 되고, 이러한 과도상태에서는 전원감지부(40)는 하이레벨의 신호를 출력하게 된다.On the other hand, when the initial power is applied to the system, as shown in Figure 3, the external system driving power is gradually increased to + 5V, the rated voltage and during the transient state connected to the reset signal and the SRAM Since the signals change to an unpredictable state, there is a possibility that the data recorded in the SRAM 20 is broken. Accordingly, the reset signal also rises when the external power source rises, and in such a transient state, the power source detecting unit 40 outputs a high level signal.
또한, 이때 제어부(30)에서는 리세트신호가 하이상태에서 로우상태로 안정되지 않은 경우 즉, 시스템의 동작이 안정되지 않은 경우에는 출력단자(P6)을 통해 하이상태의 신호를 SRAM 선택부(50)의 입력단자(/G)에 입력하게 된다. 따라서, SRAM선택부(50)는 전술한 바 있는 시스템 전원이 오프된 경우 혹은 외부입력전압이 정격전압이하로 감소된 경우에서와 마찬가지로 입력신호의 레벨에 관계없이 3상 상태가 되며 출력단에 접속된 풀업(pull up) 저항에 의해 항상 하이상태의 신호를 출력하게 된다.In this case, the controller 30 transmits a signal in a high state through the output terminal P6 when the reset signal is not stable from a high state to a low state, that is, when the system is not stable. To the input terminal (/ G). Therefore, the SRAM selector 50 is in a three-phase state regardless of the level of the input signal and connected to the output terminal as in the case where the system power supply described above is turned off or the external input voltage is reduced below the rated voltage. The pull up resistor always outputs a high state signal.
따라서, SRAM(20)으로 데이터 기록 및 판독이 불가능하도록 하여 전원이 안정되지 않은 상태에서 SRAM(20)에 에러 데이터가 기록되는 것을 방지하여 메모리 데이터를 보호하게 된다.Therefore, data writing and reading to the SRAM 20 are impossible, thereby preventing the error data from being written to the SRAM 20 in a state where the power supply is not stabilized, thereby protecting the memory data.
한편, 리세트 신호가 하이상태에서 로우상태로 안정되었을 때 즉, 시스템의 동작이 안정되었을 때 리세트 신호 및 전원감지신호를 입력받은 제어부(30)는 출력단자(P6)를 통해 로우상태의 신호를 출력하게 된다. 따라서, SRAM선택부(50)는 제어부(30)의 출력단자(P6)으로부터 출력되는 신호를 입력단자(/G)를 통해 입력받아 외부 제어신호에 따라 해당 SRAM를 선택하여 선택된 SRAM에 데이터의 판독 및 기록동작을 수행하게 된다.On the other hand, when the reset signal is stabilized from the high state to the low state, that is, when the operation of the system is stabilized, the controller 30 receiving the reset signal and the power detection signal receives the low state signal through the output terminal P6. Will print Therefore, the SRAM selector 50 receives a signal output from the output terminal P6 of the controller 30 through the input terminal / G, selects the corresponding SRAM according to an external control signal, and reads data into the selected SRAM. And write operation.
본 발명의 메모리 데이터 백업장치는 전술한 실시예에 국한되지 않고 본 발명의 기술사상이 혀용되는 범위에서 다양하게 변형하여 실시할 수 있다.The memory data backup apparatus of the present invention is not limited to the above-described embodiment, and can be implemented in various modifications within the scope of the technical idea of the present invention.
이상에서 설명한 바와 같이, 본 발명에 따른 메모리 데이터 백업장치는 전원감지부를 통해 외부전원변동을 감지하여 외부전원이 정격전압이하로 감소되거나 초기전원인가시의 과도상태등을 판단하여 SRAM으로의 데이터 판독 및 기록동작을 제어한다.As described above, the memory data backup apparatus according to the present invention detects external power fluctuations through the power detector to determine the external power is below the rated voltage or to determine the transient state when the initial power is applied to read the data into the SRAM. And the recording operation.
따라서, 본 발명에 따른 메모리 데이터 백업장치는 다수개의 SRAM을 구비하여 데이터의 판독 및 기록을 수행함으로서 고용량 데이터의 백업이 가능하고, 또한 외부전원변동 및 리세트 신호의 값에 의거하여 SRAM의 데이터 판독 및 기록을 제어함으로써 전원변동에 따른 메모리 데이터의 손상을 방지할 수 있는 효과를 제공하게 된다.Accordingly, the memory data backup apparatus according to the present invention includes a plurality of SRAMs to perform data reading and writing, thereby enabling backup of high-capacity data, and reading data of the SRAMs based on external power supply fluctuation and reset signal values. And by controlling the recording, it is possible to provide an effect of preventing damage to the memory data due to power supply fluctuations.
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| CN117330942A (en) * | 2023-11-29 | 2024-01-02 | 珠海市芯动力科技有限公司 | Chip debugging method and related device |
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1997
- 1997-10-02 KR KR1019970050994A patent/KR100250879B1/en not_active IP Right Cessation
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