KR19990029299A - 로직 회로 테스트용 셀프 테스트 회로를 포함한 집적 회로 및 그 테스트 방법 - Google Patents

로직 회로 테스트용 셀프 테스트 회로를 포함한 집적 회로 및 그 테스트 방법 Download PDF

Info

Publication number
KR19990029299A
KR19990029299A KR1019980032869A KR19980032869A KR19990029299A KR 19990029299 A KR19990029299 A KR 19990029299A KR 1019980032869 A KR1019980032869 A KR 1019980032869A KR 19980032869 A KR19980032869 A KR 19980032869A KR 19990029299 A KR19990029299 A KR 19990029299A
Authority
KR
South Korea
Prior art keywords
pattern
circuit
pseudo
test
weighted
Prior art date
Application number
KR1019980032869A
Other languages
English (en)
Other versions
KR100309537B1 (ko
Inventor
프란코 모티카
스티븐 브이 파테라스
존 제임스 슈셰레바
Original Assignee
포만 제프리 엘
인터내셔널 비지네스 머신즈 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 포만 제프리 엘, 인터내셔널 비지네스 머신즈 코포레이션 filed Critical 포만 제프리 엘
Publication of KR19990029299A publication Critical patent/KR19990029299A/ko
Application granted granted Critical
Publication of KR100309537B1 publication Critical patent/KR100309537B1/ko

Links

Classifications

    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/3183—Generation of test inputs, e.g. test vectors, patterns or sequences
    • G01R31/318385—Random or pseudo-random test pattern
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
    • G11C29/30—Accessing single arrays
    • G11C29/32—Serial access; Scan testing
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/31813—Test pattern generators
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
    • G11C29/30—Accessing single arrays
    • G11C2029/3202—Scan chain

Abstract

로직 회로와, 적어도 하나의 의사 랜덤 패턴을 생성하기 위한 의사 랜덤 패턴 생성기 및 상기 의사 랜덤 패턴을 평가하기 위한 평가 회로를 포함하고 로직 회로를 테스트하기 위한 셀프 테스트 회로를 포함하는 집적 회로가 제공된다. 가중 회로 및 의사 랜덤 패턴 생성기는 제 1 가중 의사 랜덤 패턴 및 상기 제 1 패턴의 보수인 제 2 가중 의사 랜덤 패턴의 적어도 한 쌍을 포함하는 다수의 가중 의사 랜덤 패턴을 생성한다. 가중 인스트럭션 로직 회로를 테스트하기 위하여 제 1 또는 제 2 의사 랜덤 패턴중 한 패턴을 선택한다.

Description

로직 회로 테스트용 셀프 테스트 회로를 포함한 집적 회로 및 그 테스트 방법
본 발명은 로직 회로와 로직 회로를 테스트하기 위한 셀프 테스트 회로(self-test circuits)를 구비하는 집적 회로와, 로직 회로를 테스트하기 위한 집적 회로에서 실행되는 방법에 관한 것이다.
단일 반도체 칩 상에 제조된 복잡한 초대규모 집적 회로 디바이스(complex very large scale integrated circuit devices)는 개별 테스트시 액세스할 수 없는 수천개의 기능 회로 소자를 포함한다. 내부 상호 접속의 복잡성과 그 복합적 상호 의존성 때문에, 회로 소자의 수가 증가함에 따라 디바이스 무결성에 대한 테스트에 소모되는 시간이 증가하게 된다.
예컨대, 반도체 칩이 50 개의 입력 접속부를 가질 경우, 입력의 조합의 수는 250이다. 250개의 상이한 입력 패턴을 인가하고, 출력 응답을 기록하며, 그 응답을 마땅히 발생해야 하는 응답과 비교할 수 있겠지만, 이는 매우 힘든 작업이며 현재의 제조 테스트 기술로는 불가능하다.
위에서 설명한 바와 같은 테스트 프로토콜은 기에드(Giedd) 등의 미국 특허 제 3,614,608 호에 기술되어 있다. 테스트에 필요한 패턴의 수를 줄이기 위하여, 기에드 등은 테스트 패턴을 생성하는 난수 생성기(a random number generator)를 이용하였다. 이 방법은 디바이스를 테스트하는데 필요한 패턴의 수를 상당히 줄인다. 이는 왜냐하면 이진 카운터와는 달리 랜덤 패턴 생성기는 일련의 이진 워드―여기서, 이진수 0과 1 사이의 분할은 실질적인 연속 워드의 수에 대한 50% 분할에 근접함―를 생성하며, 연속 워드의 수는 상이한 워드의 전체 가능한 수보다 상당히 적기 때문에 그러하다. 따라서, 테스트 대상 디바이스(DUT; device under test)에 대한 각각의 입력이 보다 적은 수의 입력 패턴을 갖는 이진수 0 또는 1 입력을 수신할 가능성은 50%이다.
테스트 시간을 감소시키기 위한 제 2 방법은 테스트 대상 디바이스(DUT)의 입력으로서 가중 랜덤 패턴(weighted random patterns)을 이용하는 것이다. 이 방법은 통계적으로 사전결정된 보다 많은 수의 이진수 1 또는 이진수 0을 DUT의 입력 핀에 인가한다. 그 목적은 액세스할 수 없는 내부 회로 소자에 대해 최대 효과를 가질 가중된 테스트 패턴을 인가하는 것이다.
가중된 랜덤 패턴 테스트 방법은 카핀터(Carpenter) 등의 미국 특허 제 3,719,885 호에 기술되어 있다. 카핀터 등은 이진수에서 십진수로 복호화되는 랜덤한 일련의 이진 워드들을 생성하기 위한 의사 랜덤 패턴 생성기(a pseudo random pattern generator)와, 복호기로부터 다중 또는 가중 출력을 생성하기 위해 2, 3, 4, 5 개 등의 그룹으로 함께 접속된 십진수 탭들(taps)을 이용하였다. 다음에, 이들 출력은 입력을 수신할 때마다 출력을 생성하는 비트 변환부(a bit change)에 인가된다.
가중된 랜덤 패턴 테스트에 관한 다른 논문은 에이치. 디. 스누르만(H. D. Schnurmann) 등의 The weighted Random Test-Pattern Generator,IEEE Transactions on Computers, Vol. C-24, No. 7, July 1975at page 695 et seq에서 찾아볼 수 있다.
테스트 가능성을 개선하기 위한 또다른 방법은 테스트만을 목적으로 하는 추가적인 회로 접속부를 칩내에 내장하는 것이다. 명백히, 이들 회로는 디바이스의 일상적인 기능을 위한 회로의 가용성(availability)을 감소시키기 때문에, 테스트 필요에 부합하도록 최소한으로 유지하여야 한다. 이러한 내장 테스트 가능성(built-in testability)의 예가 되는 디바이스는 에이첼베르거(Eichelberger)의 미국 특허 제 3,783,254 호에서 설명된다. 에이첼베르거의 특허에서, 레벨 민감성 주사 장치(LSSD: a level sensitive scan device)의 시프트 레지스터 부분은 직접 외부 접속부로부터 입력을 수신하고 출력을 생성하므로 테스트를 위해 직접 액세스할 수 있다.
고어던(Gordon) 등의 미국 특허 제 3,976,864 호에는, 모든 개별 테스트 응답을 기지의 양호한 출력 응답과 비교하는 대신 기호(signatures)를 이용하는 것이 개시되어 있다.
종래 기술의 테스트 방법이 그 당시 기존 복잡성을 갖는 디바이스를 테스트하는데 적합하지만, 반면에 회로 밀도가 증가함에 따라 테스트 시간을 줄이기 위해서뿐만 아니라, 이들 디바이스의 기능적 무결성을 보장하기 위해서는, 더 복잡한 테스트 기술이 필요하다. 비록 결함이 있는 집적 회로가 수리될 수 없다 할지라도, 디바이스의 제조시에 결함의 수를 최소화하기 위해 프로세스 변화가 이루어질 수 있도록 결함이 생기기 쉬운 적어도 몇몇 소자에 대해 디바이스의 고장 모드를 진단할 수 있다면 매우 유용할 것이다.
BIST(내장 셀프 테스트; Built In Self Test) 설계, WRP(가중 랜덤 패턴; Weighted Random Pattern) 및 결정론적 패턴 테스트 방법은 주로 LSSD 로직 및 구조적 테스트를 지원하기 위해 발달하였으며, LSSD 로직 및 구조적 테스트가 현재 널리 행해지는 주된 구성 및 테스트 방식이다. 도 1에 도시된 STUMPS 구조는 이들 테스트 방법을 구현한 전형적인 테스트 시스템(10)과 칩 구성을 도시한다. 이 구조는 테스트 대상 집적 회로 디바이스(DUT)(14)에 테스트 벡터를 인가하는 선형 피드백 시프트 레지스터(LFSR: a Linear Feedback Shift Register)(12)를 이용한다. 각 클럭 사이클 이후에, 상이한 테스트 벡터가 DUT(14)에 인가된다. DUT(14)의 출력은 다중 입력 시프트 레지스터(MISR: a Multiple Input Shift Register)(16)에 입력된다.
이들 테스트 방법은 별개의 세 가지 테스트 모드를 허용한다. 제 1 모드는 미국 특허 제 3,783,254 호에 도시되고 설명된 바와 같은 결정론적 LSSD 및 테스트 기술을 기반으로 한 것이다. 제 1 모드는 LSSD의 개발 초기이래 사용된 원(原) 구조적 테스트 모드와 완전히 호환된다. 이 모드에서, 테스터는 각각의 SRL(Shift Register Latches; 시프트 레지스터 래치)체인에 로딩될 패턴을 공급하며, 그 다음 알맞은 시스템 클럭의 펄스를 발생시킨다. 본 방식이 직면하게 되는 문제점은 (테스터에서의) 결정론적 패턴의 생성과 저장에 비교적 비용이 많이 든다는 점이다.
이 문제점을 극복하기 위하여, WRP 방법이 개발되었다. 이 제 2 테스트 모드는 미국 특허 제 4,688,223 호, 제 4,745,355 호 및 제 4,801,870 호에 도시되고 설명된 바와 같이, 테스터에서 한 세트의 의사 랜덤 테스트 패턴을 알고리즘 방식(algorithmically)으로 생성하는데 선형 피드백 시프트 레지스터(LFSR; a Linear Feedback Shift Register)를 이용한다. 그 다음에, 이들 패턴은 바이어스되거나 가중되어, 특정 로직 구성에 맞게 최적화된다. 또한, 다중 입력 기호 레지스터(MISR; a Multiple Input Signature Register)는 사전결정된 양호한 기호와 궁극적으로 비교하기 위하여, DUT 응답을 하나의 기호로 압축하는데 사용된다. 본 방식은 테스트 패턴의 양 및 생성 비용에 있어서 장점을 갖지만, 특수한 테스터 하드웨어를 필요로 한다.
제 3 테스트 모드는 이들 기술의 일부를 BIST로 확장한 것을 기반으로 하며, DUT내에 LFSR과 MISR을 통합한다. 이 방식의 장점은 이 방식이 외부 테스트 하드웨어 지원에 대한 의존성을 줄인다는 것이다. 여기서 직면하게 되는 문제점은 LFSR에 의해 생성된 패턴이 보통 비교적 낮은 테스트 유효 범위(coverage) 또는 과도한 테스트 시간을 초래하는 균일 랜덤 패턴(flat random patterns)이라는 점이다.
테스트 시간, 테스트 데이터의 양 및 테스트 유효 범위를 최적화하도록 세 가지 테스트 모드를 밸런싱하기 위하여 위에서 설명한 모든 세 가지 기술 또는 테스트 모드를 결합한, 고밀도 VLSI 칩을 테스트하기 위한 해결책이 필요하다.
따라서, 본 발명은 로직 회로와 로직 회로를 테스트하기 위한 셀프 테스트 회로를 포함하는 집적 회로에 관한 것이다. 셀프 테스트 회로는 적어도 하나의 의사 랜덤 패턴을 생성하기 위한 의사 랜덤 패턴 생성기와, 의사 랜덤 패턴을 평가하기 위한 평가 회로(a weighing circuit)를 포함한다. 평가 회로는 평가 회로와 의사 랜덤 패턴 생성기가 로직 회로를 테스트하기 위한 적어도 하나의 가중 의사 랜덤 패턴을 생성하도록, 선택적으로 의사 랜덤 패턴을 평가하게 하는 평가 인스트럭션을 수신하는 입력단을 포함한다.
본 발명은 로직 회로와 로직 회로를 테스트하기 위한 셀프 테스트 회로를 포함하는 집적 회로에 관한 것이다. 셀프 테스트 회로는 적어도 하나의 의사 랜덤 패턴을 생성하기 위한 의사 랜덤 패턴 생성기와, 의사 랜덤 패턴의 분포를 평가하기 위한 평가 회로를 포함한다. 평가 회로와 의사 랜덤 패턴 생성기는 로직 회로를 테스트하기 위한 다수의 가중 의사 랜덤 패턴을 생성하며, 여기서 그 다수의 패턴은 적어도 한 쌍의 제 1 가중 의사 랜덤 패턴 및 제 2 가중 의사 랜덤 패턴을 포함하며, 제 2 가중 의사 랜덤 패턴은 그 제 1 패턴의 보수이다.
본 발명은 또한 집적 회로에서 로직 회로를 테스트하기 위한 방법에 관한 것이다. 이 방법은 집적 회로에 의해 적어도 하나의 의사 랜덤 패턴을 생성하는 단계와, 집적 회로에 의해, 적어도 한 쌍의 제 1 가중 의사 랜덤 패턴 및 제 1 패턴의 보수인 제 2 가중 의사 랜덤 패턴을 구비하는 다수의 가중 의사 랜덤 패턴을 생성하기 위하여 의사 랜덤 패턴을 평가하는 단계를 포함한다.
본 발명은 또한 집적 회로에서 로직 회로를 테스트하기 위한 방법에 관한 것이다. 이 방법은 집적 회로에 의해 적어도 하나의 의사 랜덤 패턴을 생성하는 단계와, 집적 회로에 의해 의사 랜덤 패턴을 평가하는 단계와, 집적 회로에 의해 의사 랜덤 패턴을 선택적으로 평가하게 하는 평가 인스트럭션을 수신하는 단계를 포함한다.
본 발명은 전체 BIST 문제점에 대한 통합된 유일한 완전 해결책을 제공하고, 다음과 같은 장점을 제공한다.
1. 단일 테스트 방법으로 통합하고,
2. 기존 테스트 시스템 기반(base)을 이용하며,
3. 가중 의사 테스트 데이터량을 감소시키며,
4. 내장 어레이와 통합될 때 전체 테스트 시간을 감소시키며,
5. 시스템 속도로 WRP를 실행하며,
6. 다른 종류의 ATPG 및 TDS 시스템에 대한 소프트웨어 지원을 최소화한다.
더 나아가, 본 발명은 시스템 테스트 환경에서 이용할 수 있으며, 균일 랜덤 패턴 테스트 모드, 결정론적 패턴 테스트 모드 및 평가 랜덤 패턴 테스트 모드를 지원하는 보다 단순한 설계를 가능하게 하면서 특수한 WRP 테스트 시스템 하드웨어를 필요로 하지 않는 완전 통합된 BIST로 확장될 수 있다.
도 1은 종래 기술의 STUMPS 구조를 도시하는 블럭도.
도 2는 본 발명에 따른 외부적으로 선택 가능한 WRPBIST 구조를 도시하는 블럭도.
도 3은 본 발명에 따른 도 2의 가중치 선택 기능부를 도시하는 블럭도.
도 4는 본 발명에 따른 도 2의 가중치 생성 기능부를 도시하는 블럭도.
도 5는 본 발명에 따른 도 3의 가중치 선택 기능부의 다른 실시예를 도시하는 블럭도.
도 6은 본 발명에 따른 도 2의 외부적으로 선택 가능한 WRPBIST 구조의 다른 실시예에 대한 블럭도.
도면의 주요 부분에 대한 부호의 설명
10 : 테스트 시스템
12 : 선형 피드백 시프트 레지스터
14 : 테스트 대상 집적 회로 디바이스
16 : 다중 입력 시프트 레지스터
118, 120, 122, 124, 126 : WRP 생성 부기능부
128 : BS 체인 130 : STCM 체인
132, 134, 136 : SRL 체인 138 : 전역 가중치 세트 선택 레지스터
142 : 모드 선택 레지스터 144 : 가중치 생성기
146 : 4:1 MUX 152 : 내장 어레이
154 : 어레이 R/W 제어부
본 발명은 현 내장 셀프 테스트(BIST; Built-in Self Test) 설계와 관련된 낮은 테스트 가능성(testability)이라는 문제점을 해결한다. 이 문제점은 내부에서 생성된 균일 랜덤 패턴을 사용하여 균일 랜덤 패턴을 방해하는 복잡한 로직 구조를 테스트한 결과 발생한다.
또한 본 발명은 외부 WRP 또는 결정론적 부가 테스트 패턴과 관련된 테스트 데이터량을 감소시킨다. 이들 패턴은 균일 랜덤 패턴이 쓸모가 없게 된 이후의 테스트 시간을 감소시키는데 이용된다. 더욱이, WRP 알고리즘적 생성 방식을 지원하는데 필요한 특수한 테스터 하드웨어가 필요하지 않을 수 있다. 이에 의해, 범용 VLSI 테스트 시스템이 본 발명에 따른 방법과 함께 이용될 수 있다.
전략적으로, 본 발명은 다수의 테스트 방법을, 구조적 BIST를 칩 및 모듈에서부터 시스템 테스트까지 확장될 수 있는 단일 방법으로 통합한다.
일반적으로, 본 발명은 균일 랜덤 BIST 구조 및 수정된 WRP 개념을 확장된 BIST 설계로 결합한다. 이러한 설계는 외부 가중치 선택부와 가중 패턴 생성부를 칩 상에 집적한다.
본 발명의 WRPBIST 구조는 LSSD, 경계 주사, 메모리 BIST 및 STUMPS 구조와 같은 몇몇 기존의 테스트용 설계(DFT; designs for test) 방법을 기반으로 한다. 본 발명은 도 2에 도시된 바와 같이, 다음의 테스트 지원 기능들을 구비함으로써 STUMPS 구성을 이들 기능으로 확장한다.
1. 가중 랜덤 패턴의 생성
2. 쌍을 이루는 전역 가중치 계수의 세트를 선택
3. 특별히 가중된 비트를 외부적으로 인가
4. 기존의 테스트 모드와의 호환성을 가능하게 함
내장 하드웨어 지원 뿐만 아니라, 본 발명은 다소 상이한 WRP 방법을 기반으로 한다. 이 방법은 다중 가중치 세트보다는 오히려 쌍을 이룬 전역 가중치 계수의 세트를 이용한다. 전형적인 WRP 테스트 방법으로, WRP 패턴은 테스터에 의해 외부적으로 DUT로 생성되고, 시프트 레지스터 입력(SRIs; shift register inputs)을 통하여 칩의 시프트 레지스터 래치(SRLs; shift register latches)로 로딩된다. 테스트(또는 LSSD 테스터 루프 시퀀스)는 WRP와 함께 모든 SR 체인내의 모든 SRL을 로딩하고, 적절한 클럭의 펄스를 생성하며, SRL내에 수집한 응답을 다중 입력 기호 레지스터(MISR; multiple input signature register)에 언로딩하는 단계로 이루어진다. 그 다음, 각각의 테스트는 각각의 가중치 세트에 대해 여러 번 적용될 수 있으며, 여기서 가중치 세트는 가중치 계수 또는 확률을 각각의 SRL에 할당하는 것으로 구성된다. 가중치 계수는 통상 1/32, 1/16, 1/8, 1/4, 1/2, 3/4, 7/8, 5/16 또는 31/32와 동일한 1의 확률을 갖는 이진수 입자도(binary granularity)로 이루어진다.
본 발명의 WRPBIST 방법과 위에서 설명한 전형적인 방법 사이의 주요 차이점은 가중치 계수가 모든 SRL에 대해 전체적으로 정의된 상보형 확률들의 다수의 쌍으로 구성된다는 점이다. 예를 들면, 가중치 계수 쌍(WFP; weight factors pairs)은 (1/8, 7/8), (1/32, 31/32), (1/2, 1/2) 또는 (0,1)을 포함할 수 있다. 각각의 래치를 로딩하는데 이용된 특정 가중치 계수는 대응 시프트 레지스터 입력(SRI; shift register input)에 인가된 단일 외부 비트에 의해 결정된다. 완전한 SRL 로딩의 결과로서, 선택된 가중치 계수 쌍과 관련된 확률(즉, P{1} = p 또는 P{1} = 1 - p)을 갖는 가중 랜덤 비트가 각각의 SRL에 로딩된다.
동일한 테스트 벡터(즉, LSSD 로드)는 소정의 테스트 유효 범위가 얻어질 때까지 동일한 WFP와 함께 여러 번 이용될 수 있다. 또한 동일한 벡터는 추가의 테스터 패턴 자원 없이 다른 WFP를 이용하여 재사용될 수 있다. 테스트 유효 범위 효율은 특정한 결함 세트에 초점을 맞춘 추가의 테스트 벡터에 의해 더 향상될 수 있다. 극단적인 경우, (0,1)의 WFP는 결정론적인 테스트 패턴과 대응할 것이며, 반면에 (1/2, 1/2)의 WFP는 균일 랜덤 패턴에 대응할 것이다.
전형적인 WRPBIST 테스트 적용 시퀀스는 WFP와 벡터의 대응 서브셋을 선택하는 단계로 구성될 수 있다. 그 다음, 각각의 벡터는 전형적인 테스트 패턴 루프에서 여러 번 실행될 수 있다. 이와 달리, 다수의 WPF는 각각의 벡터 서브셋에 대하여 선택될 수 있다.
상기 방법의 하드웨어 구현은 비교적 단순하며, 매우 낮은 회로 오버헤드(overhead)를 필요로 한다. 위에서 언급한 바와 같이, WRPBIST는 용이하게 STUMPS 구조로 구현되거나 또는, 독립 DFT 방법으로 구현될 수 있다. 기본 구성은 도 2에 도시된다. 도 2에서 사용된 도면 부호와 비슷하거나, 유사하거나, 일치하는 도 1에서 사용된 도면 부호는 비슷하거나, 유사하거나 또는 일치하는 구성 요소를 나타낸다.
선형 피드백 시프트 레지스터(LFSR; linear feedback shift register)(12)는 균일 의사 랜덤 패턴을 WRP 생성 부기능부(118, 120, 122, 124, 126)에 공급하는데 이용된다. 각각의 WRP 부기능부(118, 120, 122, 124, 126)의 출력은 BS 체인(128), STCM 체인(130) 및 SRL 체인(132, 134, 136)에 공급된다. 전역 가중치 세트 선택 레지스터(138)는 WFP의 공통 선택을 제공한다. SRI 데이터 또는 테스트 벡터(140)는 각각의 체인(128, 130, 132, 134, 136)에 대해 소정의 참 또는 보수 확률을 선택한다. 모드 선택 레지스터(142)로부터의 모드 선택 신호는 정규 LSSD 또는 WRPLBIST 테스트 모드를 가능하게 한다. 기호 분석(MISR)(16)을 포함하는 STUMPS 구조의 나머지 부분은 도 1에 도시된 것으로부터 변경되지 않고 그대로 남아 있다.
도 3은 각각의 체인(128, 130, 132, 134, 136)을 지원하는 WRPLBIST 기능부를 좀더 상세히 도시한다. 도 2에 사용된 도면 부호와 비슷하거나, 유사하거나 또는 일치하는 도 3에서 사용된 도면 부호는 비슷하거나, 유사하거나 또는 일치하는 구성 요소를 나타낸다. 설명을 위하여, 4쌍의 WFP (0,1), (1/32, 31/32), (1/8, 7/8), (1/2, 1/2)을 갖는 구성이 선택된다. 이들은 각각 LSSD, WRP 로우 확률, WRP 하이 확률 및 균일 랜덤의 레지스터(138)로부터의 범용 가중치 선택에 대응한다. 물론, 단지 네 개의 WFP에만 한정되는 것은 아니며, 또한 이들 특정 값에 한정되는 것도 아니다. 도시된 (122)와 같은 각각의 WRP는 가중치 생성기 또는 WRP 생성 기능 블럭(144)과, 레지스터(138)에 결합된 선택 입력단을 구비하는 4:1 MUX(146)를 포함한다.
도 4에 도시된 WRP 생성 기능 블럭(144)은 단지 몇 개의 로직 블럭으로 구현될 수 있다. 도 3에서 사용된 도면 부호와 비슷하거나, 유사하거나 또는 동일한 도 4에서 사용된 도면 부호는 비슷하거나, 유사하거나 또는 동일한 구성 요소를 나타낸다. 블럭(144)은 LFSR(12)의 출력으로부터 입력을 얻으며, 이들 출력 모두는 P{1} = 1/2의 의사 랜덤 패턴을 생성한다. 이들 LFSR(12)의 출력을 논리적으로 게이팅(gating)함으로써, 확률은 어떠한 소정의 값으로도 수정될 수 있다. 도시된 예에서, 매우 간단한 이진 입자도 확률 가중치가 도시된다. 두 개의 XOR 게이트(148, 150)는 SRI 비트에 의해 결정된 대로 p 또는 1-p 보수 확률 신호를 생성한다. 4:1 MUX(146)는 소정의 WFP를 선택한다. 도 4에 도시된 로직 회로는 그 개념을 전달하고자 하는 것이고, 실제 구현은 기술, 타이밍 요구 조건 및 다른 설계 고려 사항에 따라 다소 상이할 수 있다.
본 회로의 추가적인 장점은 가중치 생성 로직의 비선형 특성으로 인하여 LFSR(12)과 관련된 선형 의존성의 일부를 제거하는 점이다.
(1/2, 1/2)의 WFP가 설명을 용이하게 하기 위하여 그리고 STUMPS 방법과의 호환성을 위하여 도시되었지만, 실제로 좀더 효과적인 WRP 세트가 구현될 수도 있다.
더 많은 VLSI 설계가 메모리를 칩 상에 구현할 수 있기 때문에, 상기 개념을 완전히 집적된 WRPBIST로 확장할 수 있다. 이는 SRI 벡터에 대한 임시 기억 장치를 제공하는데 시스템의 내장 어레이를 이용함으로써 성취될 수 있다. 도 5는 가능한 구성을 도시하는데, 여기서 도 3의 도면 부호와 비슷하거나, 유사하거나, 일치하는 도면 부호는 비슷하거나, 유사하거나, 일치하는 구성 요소를 나타낸다. 도 5는 내장 어레이(152)와, 어레이(152)를 제어하기 위한 어레이 R/W 제어부(154)를 도시한다.
테스터(또는 시스템 테스트 모드에서의 시스템)로부터의 소정의 벡터 세트가 어레이(152)에 로딩되고, 필요로 하는 만큼의 WRP 패턴을 인가하도록 루프 시퀀스에서 어레이를 세팅한다. 이는 다수의 벡터 세트를 이용하여 더 반복될 수 있다. 시퀀싱(sequencing)은 시스템 속도로 동작하는 ABIST 또는 LBIST 엔진에 의해 제어될 수 있다. 이 경우 어레이의 최소 크기는 그 로직 구조에서 가장 긴 SRL 스트링 또는 체인의 길이에 대하여, 그리고 SRL 스트링의 수의 비트 폭으로써 구성될 필요가 있다. 도 6은 지원하는 내장 어레이를 갖춘 전 WRPBIST 구조를 도시하며, 여기서 도 2 및 5에서의 도면 부호와 비슷하거나, 유사하거나 또는 일치하는 도면부호는 비슷하거나, 유사하거나 또는 일치하는 구성 요소를 나타낸다.
본 발명과 그 장점이 상세히 설명되었지만, 첨부된 청구 범위에서 한정된 바와 같이 본 발명의 정신 또는 범주를 벗어나지 않고서 이에 대한 여러 가지 변형, 대체 및 변경이 이루어질 수 있다.
본 발명에 의하면, 로직 회로와, 적어도 하나의 의사 랜덤 패턴을 생성하기 위한 의사 랜덤 패턴 생성기 및 상기 의사 랜덤 패턴을 평가하기 위한 평가 회로를 포함하고 로직 회로를 테스트하기 위한 셀프 테스트 회로를 포함하는 집적 회로가 제공된다.

Claims (19)

  1. 로직 회로 및 상기 로직 회로를 테스트하기 위한 셀프 테스트 회로를 포함하는 집적 회로에 있어서
    ① 적어도 하나의 의사 랜덤 패턴을 생성하기 위한 의사 랜덤 패턴 생성기와,
    ② 상기 의사 랜덤 패턴을 평가하기 위한 평가 회로(a weighing circuit)
    를 포함하되,
    상기 평가 회로는 상기 의사 랜덤 패턴을 선택적으로 평가하게 하는 평가 인스트럭션을 수신하기 위한 입력 수단을 포함하며, 상기 평가 회로와 상기 의사 랜덤 패턴 생성기는 상기 로직 회로를 테스트하기 위한 적어도 하나의 가중 의사 랜덤 패턴을 생성하는 집적 회로.
  2. 제 1 항에 있어서,
    상기 입력 수단은 외부로부터 상기 집적 회로로 상기 평가 인스트럭션을 수신하기 위한 수단을 포함하는 집적 회로.
  3. 제 1 항에 있어서,
    상기 평가 회로 및 상기 의사 랜덤 패턴 생성기는 다수의 가중 의사 랜덤 패턴을 생성하며, 상기 평가 인스트럭션은 상기 로직 회로를 테스트하기 위한 상기 가중된 의사 랜덤 패턴중 한 패턴을 선택하는 집적 회로.
  4. 제 3 항에 있어서,
    상기 다수의 가중 랜덤 패턴은 제 1 가중 의사 랜덤 패턴과 상기 제 1 패턴의 보수인 제 2 가중 의사 랜덤 패턴의 적어도 한 쌍을 포함하는 집적 회로.
  5. 제 4 항에 있어서,
    상기 평가 인스트럭션은 상기 로직 회로를 테스트하기 위하여 상기 제 1 패턴 또는 제 2 패턴중 한 패턴을 선택하는 집적 회로.
  6. 제 1 항에 있어서,
    상기 평가 인스트럭션은 상기 집적 회로의 외부에 있는 테스터에 의해 생성되는 집적 회로.
  7. 제 1 항에 있어서,
    메모리 또는 레지스터 어레이―여기서, 상기 평가 인스트럭션의 적어도 한 부분은 상기 메모리 어레이에 저장됨―를 더 포함하는 집적 회로.
  8. 제 1 항에 있어서,
    상기 평가 회로 및 상기 의사 랜덤 패턴 생성기는 제 1 가중 의사 랜덤 패턴 및 상기 제 1 패턴의 보수인 제 2 가중 의사 랜덤 패턴의 적어도 한 쌍을 포함하는 다수의 가중 의사 랜덤 패턴을 생성하는 집적 회로.
  9. 제 8 항에 있어서,
    상기 평가 인스트럭션은 상기 로직 회로를 테스트하기 위하여 상기 제 1 패턴 또는 제 2 패턴중 한 패턴을 선택하는 집적 회로.
  10. 로직 회로 및 상기 로직 회로를 테스트하기 위한 셀프 테스트 회로를 포함하는 집적 회로에 있어서,
    ① 적어도 하나의 의사 랜덤 패턴을 생성하기 위한 의사 랜덤 패턴 생성기와,
    ② 상기 의사 랜덤 패턴을 평가하기 위한 평가 회로
    를 포함하되,
    상기 평가 회로 및 상기 의사 랜덤 패턴 생성기는 상기 로직 회로를 테스트하기 위하여 다수의 가중 의사 랜덤 패턴을 생성하며, 상기 패턴은 제 1 가중 의사 랜덤 패턴 및 상기 제 1 패턴의 보수인 제 2 가중 의사 랜덤 패턴의 적어도 한 쌍을 포함하는 집적 회로.
  11. 로직 회로를 포함하는 집적회로에서 로직 회로를 테스트하기 위한 방법에 있어서,
    ① 상기 집적 회로에 의해 적어도 하나의 의사 랜덤 패턴을 생성하는 단계와,
    ② 제 1 가중 의사 랜덤 패턴 및 상기 제 1 패턴의 보수인 제 2 가중 의사 랜덤 패턴의 적어도 한 쌍을 구비하는 다수의 가중 의사 랜덤 패턴을 생성하기 위하여 상기 집적 회로에 의해 상기 의사 랜덤 패턴을 평가하는 단계
    를 포함하는 로직 회로 테스트 방법.
  12. 로직 회로를 포함하는 집적 회로에서 상기 로직 회로를 테스트하기 위한 방법에 있어서,
    ① 상기 집적 회로에 의해, 적어도 하나의 의사 랜덤 패턴을 생성하는 단계와,
    ② 상기 집적 회로에 의해, 상기 의사 랜덤 패턴을 평가하는 단계와,
    ③ 상기 집적 회로에 의해, 상기 의사 랜덤 패턴을 선택적으로 평가하게 하는 평가 인스트럭션을 수신하는 단계
    를 포함하는 로직 회로 테스트 방법.
  13. 제 12 항에 있어서,
    상기 수신 단계는 외부로부터 상기 집적 회로로 상기 평가 인스트럭션을 수신하는 단계를 더 포함하는 로직 회로 테스트 방법.
  14. 제 12 항에 있어서,
    상기 생성 및 평가 단계는 상기 로직 회로를 테스트하기 위한 다수의 가중 의사 랜덤 패턴을 생성하는 로직 회로 테스트 방법.
  15. 제 14 항에 있어서,
    상기 로직 회로를 테스트하기 위한 상기 다수의 가중 의사 랜덤 패턴중 한 패턴을 상기 평가 인스트럭션에 의해 선택하는 단계를 더 포함하는 로직 회로 테스트 방법.
  16. 제 14 항에 있어서,
    상기 다수의 가중 의사 랜덤 패턴은 제 1 가중 의사 랜덤 패턴 및 상기 제 1 패턴의 보수인 제 2 가중 의사 랜덤 패턴의 적어도 한 쌍을 포함하는 로직 회로 테스트 방법.
  17. 제 16 항에 있어서,
    상기 로직 회로를 테스트하기 위하여 상기 제 1 및 제 2 패턴중 한 패턴을 상기 평가 인스트럭션에 의해 선택하는 단계를 더 포함하는 로직 회로 테스트 방법.
  18. 제 12 항에 있어서,
    상기 집적 회로의 메모리 또는 레지스터 어레이에 상기 평가 인스트럭션을 저장하는 단계를 더 포함하는 로직 회로 테스트 방법.
  19. 제 12 항에 있어서,
    상기 생성 및 평가 단계는 제 1 가중 의사 랜덤 패턴 및 상기 제 1 패턴의 보수인 제 2 가중 의사 랜덤 패턴의 적어도 한 쌍을 포함하는 다수의 가중 의사 랜덤 패턴을 생성하는 로직 회로 테스트 방법.
KR1019980032869A 1997-09-16 1998-08-13 논리회로테스트용셀프테스트회로를포함한집적회로및그테스트방법 KR100309537B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US08/931,558 US5983380A (en) 1997-09-16 1997-09-16 Weighted random pattern built-in self-test
US08/931,558 1997-09-16
US8/931,558 1997-09-16

Publications (2)

Publication Number Publication Date
KR19990029299A true KR19990029299A (ko) 1999-04-26
KR100309537B1 KR100309537B1 (ko) 2001-11-30

Family

ID=25460972

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019980032869A KR100309537B1 (ko) 1997-09-16 1998-08-13 논리회로테스트용셀프테스트회로를포함한집적회로및그테스트방법

Country Status (3)

Country Link
US (1) US5983380A (ko)
KR (1) KR100309537B1 (ko)
TW (1) TW408335B (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100535357B1 (ko) * 1999-12-29 2005-12-09 비오이 하이디스 테크놀로지 주식회사 타이밍 제어기

Families Citing this family (68)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6158033A (en) * 1998-05-08 2000-12-05 S3 Incorporated Multiple input signature testing & diagnosis for embedded blocks in integrated circuits
US6662327B1 (en) * 1998-05-13 2003-12-09 Janusz Rajski Method for clustered test pattern generation
US6658616B1 (en) * 1999-11-22 2003-12-02 Cadence Design Systems, Inc. Method for improving the efficiency of weighted random pattern tests through reverse weight simulation using effective pattern masks
US7493540B1 (en) 1999-11-23 2009-02-17 Jansuz Rajski Continuous application and decompression of test patterns to a circuit-under-test
JP3845016B2 (ja) * 1999-11-23 2006-11-15 メンター・グラフィクス・コーポレーション テスト中回路技術分野へのテストパターンの連続的な適用およびデコンプレッション
US6684358B1 (en) 1999-11-23 2004-01-27 Janusz Rajski Decompressor/PRPG for applying pseudo-random and deterministic test patterns
US9134370B2 (en) 1999-11-23 2015-09-15 Mentor Graphics Corporation Continuous application and decompression of test patterns and selective compaction of test responses
US8533547B2 (en) 1999-11-23 2013-09-10 Mentor Graphics Corporation Continuous application and decompression of test patterns and selective compaction of test responses
US6353842B1 (en) 1999-11-23 2002-03-05 Janusz Rajski Method for synthesizing linear finite state machines
US6874109B1 (en) 1999-11-23 2005-03-29 Janusz Rajski Phase shifter with reduced linear dependency
US9664739B2 (en) 1999-11-23 2017-05-30 Mentor Graphics Corporation Continuous application and decompression of test patterns and selective compaction of test responses
US6557129B1 (en) 1999-11-23 2003-04-29 Janusz Rajski Method and apparatus for selectively compacting test responses
US6327687B1 (en) 1999-11-23 2001-12-04 Janusz Rajski Test pattern compression for an integrated circuit test environment
US6532571B1 (en) * 2000-01-21 2003-03-11 International Business Machines Corporation Method to improve a testability analysis of a hierarchical design
US6990619B1 (en) * 2000-08-31 2006-01-24 Synopsys, Inc. System and method for automatically retargeting test vectors between different tester types
US6629280B1 (en) 2000-09-25 2003-09-30 International Business Machines Corporation Method and apparatus for delaying ABIST start
US6671838B1 (en) * 2000-09-27 2003-12-30 International Business Machines Corporation Method and apparatus for programmable LBIST channel weighting
US6708305B1 (en) 2000-10-18 2004-03-16 International Business Machines Corporation Deterministic random LBIST
US6678707B1 (en) * 2000-10-30 2004-01-13 Hewlett-Packard Development Company, L.P. Generation of cryptographically strong random numbers using MISRs
US6715105B1 (en) * 2000-11-14 2004-03-30 Agilent Technologies, Inc. Method for reducing stored patterns for IC test by embedding built-in-self-test circuitry for chip logic into a scan test access port
US6751765B1 (en) * 2000-11-27 2004-06-15 International Business Machines Corporation Method and system for determining repeatable yield detractors of integrated circuits
US6971054B2 (en) * 2000-11-27 2005-11-29 International Business Machines Corporation Method and system for determining repeatable yield detractors of integrated circuits
US20020093356A1 (en) * 2000-11-30 2002-07-18 Williams Thomas W. Intelligent test vector formatting to reduce test vector size and allow encryption thereof for integrated circuit testing
US6728914B2 (en) * 2000-12-22 2004-04-27 Cadence Design Systems, Inc Random path delay testing methodology
US6795948B2 (en) 2000-12-27 2004-09-21 Intel Corporation Weighted random pattern test using pre-stored weights
US6754867B2 (en) 2000-12-28 2004-06-22 Intel Corporation Method of determining non-accessible device I/O pin speed using on chip LFSR and MISR as data source and results analyzer respectively
US7028239B2 (en) * 2000-12-29 2006-04-11 Intel Corporation Microprocessor on-chip testing architecture and implementation
US6557132B2 (en) 2001-02-22 2003-04-29 International Business Machines Corporation Method and system for determining common failure modes for integrated circuits
KR100419902B1 (ko) * 2001-06-19 2004-03-04 삼성전자주식회사 선형 피드백 쉬프트 레지스터를 이용한 고속 자체 테스트회로
US6928638B2 (en) * 2001-08-07 2005-08-09 Intel Corporation Tool for generating a re-generative functional test
US6877119B2 (en) * 2001-09-14 2005-04-05 Stmicroelectronics Limited Circuit scan output arrangement
US6836865B2 (en) * 2001-10-09 2004-12-28 International Business Machines Corporation Method and apparatus for facilitating random pattern testing of logic structures
US7552373B2 (en) * 2002-01-16 2009-06-23 Syntest Technologies, Inc. Method and apparatus for broadcasting scan patterns in a scan-based integrated circuit
US6807645B2 (en) * 2002-02-04 2004-10-19 International Business Machines Corporation Method and apparatus for implementing enhanced LBIST diagnostics of intermittent failures
US6941498B2 (en) * 2002-03-07 2005-09-06 Agilent Technologies, Inc. Technique for debugging an integrated circuit having a parallel scan-chain architecture
US6983407B2 (en) * 2002-06-14 2006-01-03 International Business Machines Corporation Random pattern weight control by pseudo random bit pattern generator initialization
US7080298B2 (en) * 2003-02-04 2006-07-18 Toshiba America Electronic Components Circuit apparatus and method for testing integrated circuits using weighted pseudo-random test patterns
US6961886B2 (en) * 2003-04-16 2005-11-01 International Business Machines Corporation Diagnostic method for structural scan chain designs
US7260757B2 (en) 2003-11-25 2007-08-21 International Business Machines Corporation System and method for testing electronic devices on a microchip
US7055077B2 (en) * 2003-12-23 2006-05-30 Kabushiki Kaisha Toshiba Systems and methods for circuit testing
US7181662B2 (en) * 2004-02-26 2007-02-20 Taiwan Semiconductor Manufacturing Co., Ltd. On-chip test apparatus
US7231570B2 (en) * 2004-05-26 2007-06-12 Syntest Technologies, Inc. Method and apparatus for multi-level scan compression
US7418640B2 (en) * 2004-05-28 2008-08-26 Synopsys, Inc. Dynamically reconfigurable shared scan-in test architecture
US7103495B2 (en) * 2004-09-17 2006-09-05 Kabushiki Kaisha Toshiba System and method for burn-in test control
US7321999B2 (en) * 2004-10-05 2008-01-22 Verigy (Singapore) Pte. Ltd. Methods and apparatus for programming and operating automated test equipment
US7627798B2 (en) * 2004-10-08 2009-12-01 Kabushiki Kaisha Toshiba Systems and methods for circuit testing using LBIST
US7266745B2 (en) * 2005-02-02 2007-09-04 Kabushiki Kaisha Toshiba Programmable scan shift speed control for LBIST
CN100395557C (zh) * 2005-03-04 2008-06-18 清华大学 采用加权扫描选通信号的基于扫描的自测试结构的自测试方法
US7308634B2 (en) * 2005-04-01 2007-12-11 Kabushiki Kaisha Toshiba Systems and methods for LBIST testing using multiple functional subphases
US20060282270A1 (en) * 2005-06-09 2006-12-14 First Data Corporation Identity verification noise filter systems and methods
US8109435B2 (en) * 2005-07-14 2012-02-07 Early Warning Services, Llc Identity verification switch
KR100727975B1 (ko) * 2005-09-10 2007-06-14 삼성전자주식회사 시스템 온 칩의 고장 진단 장치 및 방법과 고장 진단이가능한 시스템 온 칩
US7472324B2 (en) * 2006-08-02 2008-12-30 International Business Machines Corporation Logic built-in self-test channel skipping during functional scan operations
US7840865B2 (en) * 2007-03-23 2010-11-23 Mentor Graphics Corporation Built-in self-test of integrated circuits using selectable weighting of test patterns
US7958050B2 (en) * 2007-07-02 2011-06-07 Early Warning Services, Llc Payment account monitoring system and method
US8095837B2 (en) * 2008-03-19 2012-01-10 International Business Machines Corporation Method and apparatus for improving random pattern testing of logic structures
US8584073B2 (en) 2008-07-21 2013-11-12 Synopsys, Inc. Test design optimizer for configurable scan architectures
US8065575B2 (en) * 2008-10-13 2011-11-22 International Business Machines Corporation Implementing isolation of VLSI scan chain using ABIST test patterns
US8086924B2 (en) * 2008-10-13 2011-12-27 International Business Machines Corporation Implementing diagnosis of transitional scan chain defects using logic built in self test LBIST test patterns
US8625339B2 (en) * 2011-04-11 2014-01-07 Grandis, Inc. Multi-cell per memory-bit circuit and method
US8468404B1 (en) * 2010-06-25 2013-06-18 Cadence Design Systems, Inc. Method and system for reducing switching activity during scan-load operations
US10613142B2 (en) 2017-02-22 2020-04-07 International Business Machines Corporation Non-destructive recirculation test support for integrated circuits
US10677842B2 (en) 2017-05-26 2020-06-09 Advantest Corporation DUT testing with configurable cooling control using DUT internal temperature data
US10921371B2 (en) * 2017-07-05 2021-02-16 Seagate Technology Llc Programmable scan shift testing
US10585142B2 (en) 2017-09-28 2020-03-10 International Business Machines Corporation Functional diagnostics based on dynamic selection of alternate clocking
US10775432B2 (en) * 2018-05-30 2020-09-15 Seagate Technology Llc Programmable scan compression
US11079433B2 (en) * 2019-11-25 2021-08-03 International Business Machines Corporation Logic built-in self test dynamic weight selection method
US11112457B2 (en) * 2019-11-25 2021-09-07 International Business Machines Corporation Dynamic weight selection process for logic built-in self test

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4503537A (en) * 1982-11-08 1985-03-05 International Business Machines Corporation Parallel path self-testing system
US4513418A (en) * 1982-11-08 1985-04-23 International Business Machines Corporation Simultaneous self-testing system
US4801870A (en) * 1985-06-24 1989-01-31 International Business Machines Corporation Weighted random pattern testing apparatus and method
US4745355A (en) * 1985-06-24 1988-05-17 International Business Machines Corporation Weighted random pattern testing apparatus and method
US4688223A (en) * 1985-06-24 1987-08-18 International Business Machines Corporation Weighted random pattern testing apparatus and method
US4974184A (en) * 1988-05-05 1990-11-27 Honeywell Inc. Maximum length pseudo-random test pattern generator via feedback network modification
US5043988A (en) * 1989-08-25 1991-08-27 Mcnc Method and apparatus for high precision weighted random pattern generation
JPH04278475A (ja) * 1990-12-26 1992-10-05 Internatl Business Mach Corp <Ibm> 先読みパターン発生及びシミュレーションの方法及びシステム
JP2584172B2 (ja) * 1991-08-23 1997-02-19 インターナショナル・ビジネス・マシーンズ・コーポレイション デイジタル試験信号発生回路
US5323400A (en) * 1991-09-09 1994-06-21 Northern Telecom Limited Scan cell for weighted random pattern generation and method for its operation
US5369648A (en) * 1991-11-08 1994-11-29 Ncr Corporation Built-in self-test circuit
US5412665A (en) * 1992-01-10 1995-05-02 International Business Machines Corporation Parallel operation linear feedback shift register
US5394405A (en) * 1992-04-24 1995-02-28 International Business Machines Corporation Universal weight generator
US5297151A (en) * 1992-06-17 1994-03-22 International Business Machines Corporation Adjustable weighted random test pattern generator for logic circuits
US5414716A (en) * 1993-09-22 1995-05-09 Mitsubishi Electronic Research Laboratories, Inc. Weighting system for testing of circuits utilizing determination of undetected faults
US5485471A (en) * 1993-10-15 1996-01-16 Mitsubishi Electric Research Laboratories, Inc. System for testing of digital integrated circuits
US5617531A (en) * 1993-11-02 1997-04-01 Motorola, Inc. Data Processor having a built-in internal self test controller for testing a plurality of memories internal to the data processor

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100535357B1 (ko) * 1999-12-29 2005-12-09 비오이 하이디스 테크놀로지 주식회사 타이밍 제어기

Also Published As

Publication number Publication date
KR100309537B1 (ko) 2001-11-30
TW408335B (en) 2000-10-11
US5983380A (en) 1999-11-09

Similar Documents

Publication Publication Date Title
KR100309537B1 (ko) 논리회로테스트용셀프테스트회로를포함한집적회로및그테스트방법
Krasniewski et al. Circular self-test path: A low-cost BIST technique for VLSI circuits
US5383143A (en) Self re-seeding linear feedback shift register (LFSR) data processing system for generating a pseudo-random test bit stream and method of operation
US6715105B1 (en) Method for reducing stored patterns for IC test by embedding built-in-self-test circuitry for chip logic into a scan test access port
US5612963A (en) Hybrid pattern self-testing of integrated circuits
US6442723B1 (en) Logic built-in self test selective signature generation
US5258986A (en) Tightly coupled, low overhead RAM built-in self-test logic with particular applications for embedded memories
US4074851A (en) Method of level sensitive testing a functional logic system with embedded array
JP4047584B2 (ja) テスト応答を選択的に圧縮する方法及び装置
US7840865B2 (en) Built-in self-test of integrated circuits using selectable weighting of test patterns
US8086924B2 (en) Implementing diagnosis of transitional scan chain defects using logic built in self test LBIST test patterns
US20050240848A1 (en) Masking circuit and method of masking corrupted bits
US20040006729A1 (en) Hierarchical test methodology for multi-core chips
US5479414A (en) Look ahead pattern generation and simulation including support for parallel fault simulation in LSSD/VLSI logic circuit testing
US5323400A (en) Scan cell for weighted random pattern generation and method for its operation
US7941718B2 (en) Electronic device testing system
US20030131294A1 (en) Stuck-at fault scan chain diagnostic method
US5640402A (en) Fast flush load of LSSD SRL chains
US6816990B2 (en) VLSI chip test power reduction
US6178534B1 (en) System and method for using LBIST to find critical paths in functional logic
US7028239B2 (en) Microprocessor on-chip testing architecture and implementation
KR100717207B1 (ko) 미리 기억된 가중치를 사용하는 가중치 랜덤 패턴 시험
US7117415B2 (en) Automated BIST test pattern sequence generator software system and method
US11815555B2 (en) Universal compactor architecture for testing circuits
US6968489B2 (en) Pseudo random optimized built-in self-test

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee