TW408335B - Weighted random pattern built-in self-test - Google Patents

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經"部中"^^Λ·,];-ΤΜ·於合作#卬y 408335 A7 B7 五、發明説明（1 ) 一 " 相關專利相互參考 1985年3月5日頒證之共同讓受人隨附之美國專利編號 4,503,537，且在此合併參考。 1985年4月23日頒證之共同讓受人隨附之美國專利编 號4,513,418，且在此合併參考。 1987年8月18日頒證之共同讓受人隨附之美國專利编 號4,688,223，且在此合併參考。 1988年5月17日頒證之共同讓受人隨附之美國專利編 號4,74 5J5‘5，且在此合併參考。 1989年1月31日頒證之共同讓受人随附之美國專利編 號4,8〇1，87〇，且在此合併參考。 發明領域 本發明有關具邏輯電路及用於測試邏輯電路之自我測試 電路之積體電路及執行在用於測試邏輯電路之積體電路中 之方法。 發明背景 在一單半導體晶片上之複雜的超大型積體電路裝置 包含數千個功能電路元件，其對分離測試係難達成的。因 爲内部的互相連接之複雜性及它們的結合的互相依存，當 電路元件數量增加時，裝置完整性之測試變成漸增地消耗 時間。 例如—半導體晶片實例係具有5 0個輸入端連接時，輸入 端组合數量即爲2 5 0。吾人雖可應用不同輸入模式數量， 1己錄輸出響應，且比較那些具應該造成響應之響應，但其 本.磁尺纽元中 ) Λ4 規格（2!ox297:h~' ~ {翱先聞讀背面之注意寧項搏螭寫本真) ，等 LIBi 訂 A7 B7 408335 五、發明説明（2 係一非常困難的任務且不可能於現代產品測試。 一測試協定，如上述’係描述在Gipdd等人且讓渡於本 案受讓人之美國專利編號3,614,608。爲了減少測試所需之 模式數量，Giedd等人使用一隨機數量產生器以產生測試 模式。此方法可觀地減少測試一裝置需要之模式數量。此 係眞實的，因爲一随機數量產生器，不像一二進位計數 器，產生一二進位字元之連續性，其中在二進位〇及1間 之分離驅近一 50%分離用於連續元字之眞實數量，元字數 量係可觀地少於不同元字之全部可能的數量。因此，至測 試中裝置（DUT)之每個輸入具有一 50%接收一二進位〇之 機會或具較多輸入模式數量之輸入。 .爲了減少測試時間之第二方法係使用加權隨機模式，如 至測試中裝置（DUT)之輸入。此策略應用二進位1或二進 位0之統計上預定較大的數量至測試中裝置之輸入栓„及 的係應用一加權隨機模式，其將根據難獲得内部電路元〖.件 具有一最大的影響。 一加權隨機模式測試方法係藉Carpenter等人且描述在讓 渡於本案受讓人之美國專利编號3,71 9,885。他們使.用一假 P農機模式產生器以產生二進位字元之隨機連續性.，其係解 碼從二進位至十進位，且以2、3、4、5群組連接在一 起之十進位分接從解碼器以產生多重或加權輸出：這些輸 出則係應用至一位元改變，.無論何時其接收一輸入，其產 生一輸出。 ， 在加權隨機模式測試上之更進的論文可發現在〗975年7 5- Μ氏張尺度述川中1¾國家標準（CNS ) Λ4規格（2] 〇 X 297公楚） (¾先閲讀背面之注意事項再填释本頁) .衣. 'βτ Μ-s;部中呔权準XJ,.ii.T.消於合竹扣印裝 408335 A7 —__________________________..._______B7 _ 五、發明説明（3 ) 月H. El Schnurmann等人標題《加權随機測試模式產生器”， IEEE電腦議事錄，第C-24章，第7號，第695頁之文物 中。 爲了改進可測試性之另一方法係建入晶片附加電路連接 用於獨特的測試目的。明顯地，這些電路必須保持至最 小，符合測試需求，因爲它們減少電路之可用性用於裝置 之例行性功能。一裝置，例證此内建可測試性，係讓渡於 本案受讓人之Eichelberger美國專利編號3,783,254。在 Eichelberge—r中，一位準靈敏掃描裝置（LSSD)之移位暫存 器部分可直接地從一外部連接接收輸入，且輸送一輸出， 且係因此直接地便利於測試。 在具一已知良好輸出響應之每個個別的測試響應比較場 所中“標記”之使用係受Gordon等人揭述在美國專利編號 3,976,864 〇 當先前技術測試方法係適宜於那時存在複雜性.之測試(裝 置時’在電路舍度中增量需要更複雜的測試技術，不僅減 少測或時間’而且確保這些裝置之功能完整性β當一有缺 陷的積體電路無法修復時，其將最有效，若一個係能診斷 I置之失敗模式至至少一些易錯誤元件，使在裝置製造中 之處理方法改變可開始減低錯誤數量至最小。 BIST(内建自我測試）說計，WRP(加權隨機模式）及決定 性模式測試方法論已主要地發展在位準靈敏掃描裝置邏輯 之支援及結構性測試中，其係今日流行的主要設計及測試 方法。圖1顯示之STUMPS結構説明一典型測試系統1 〇 6 本紙张尺及適川τ國國冢標準（CNS ) Μ規格（210X 297公楚) (誚先閱讀背面之注意事項再填容本頁) '-=e 好浐部屮灰"'1¥·Λ「ϋ消Φ;"竹"印？Sc 408335 A7 B7 __ 五、發明説明（4 ) 及合併這些測試方法論之晶片設計。此結構使用一線性回 授移位暫存器（LJFSR) 12，其應用測試向量至一積體電路測 試中裝置（DUT) 14。在每個時序循環之後，一不同的測試 向量係應用至測試中裝置1 4。測試中裝置1 4之輸出係輸 入一多輸入移位暫存器（MISR) 16。 這些測試方法論容許3種不同的測試模式。第一模式係 建立在決定性位準靈敏掃描裝置及測試技術，如美國專利 編號3，783,254中顯示及描述。其係完全地相容於使用之原 始結構性游試模式，因爲位準靈敏掃描裝置之早期開發。 在此模式中，測試器供给模式負載在每個SRL(移位暫存器 閂鎖）鏈結’且然後脈衝適宜的系統時序。遭遇此方法之問 題係決定性模式之生成及儲存（在測試器）係相當地昂貴。 爲了克服此問題，開發加權隨機模式方法論。此第二測 試模式使用一線性回授移位暫存器（LFSR)以演算式產生一 组假隨機測試模式在測試器，如美國專利編號4,688，a23,、 4,745,355及4,801,870中顯示及描述。這些模式則係偏壓 或加權以最佳化它們用於一特定邏輯設計。另外，一多輸 入標圮暫存器（MISR)係用以壓縮測試中裝置響應成一標記 用方；對預足良好標記之取後比較。雖然此方法在測試模 式谷積及生成費用中具有優點，其需要特定測試器硬體。 第三測試模式係建立在擴延—些這些技術至内建自我測 式且&併線性回授移位暫存器及多輸入移位暫存器在測 .弋中裝置内。此方法之優雜係其減低在外部測試硬體支援 上之依存。這裡遭遇之問題係藉線性回授移位暫存器產生 . -- f^先間颉背面-vii意事¾再鎖碎本頁j --訂 ---- 408335 A7 __________________________ B7 五、發明説明（5 ) - 之楔式係平坦隨機”模式，其通常造成相當低的測試程 或過度的測試時間。 i度 .係用於測試密集超大型積體電路之解決方法係有必要 其結合所有三種技術或上述測試模式以平衡三種測試槿 式，使最佳化測試時間、測試資料容積及測試程度達^ 隹化。 取 發明及優點概述 因此，本發明係指一種包含邏輯電路及用於測試邏辑電 路I自我測試電路之積體電路。自我測試電路包括—假隨 機模式產生器，用於產生至少一個假隨機模式，及—加權 電路，用於加權假隨機模式。加權電路包括—輸入端，用 於接收一加權指令，用於選擇性加權假隨機模式，使加權 電路及假隨機模式產生器產生至少—個加權假随機模式用 於測試邏輯電路。 本發明亦指一種包含邏輯電路及用於測試邏輯電路之:自 我測試電路之一積體電路。自我測試電路包括一假随機模 式產生器，用於產生至少一個假隨機模式，及一加權電 路，用於加權假隨機模式分配。加權電路及假隨機模式產 生Is產生多個加權假隨機模式’用於測試邏輯電路，其中 多個模式包括至少一對第一加權假隨機模式及第一模式補 充之第二加權假隨機模式。 本發明亦指一種用於在一積體電路中測試邏輯電路之方 法。方法包含藉積體電路產生至少一個假随機模式，及藉 積體電路加權假隨機模式以產生具有至少—對第一加權假 __ -8- 本紙張尺㈣家辟（cNS ) A4規格（2lQx297公楚.） 五、發明説明（6 ) A7 B7 40BSG5 ，機模式及第’模式補充之第二加權假隨機模式之多個加 權假隨機模式之步驟。 本發明亦指一種用於在―積體電路中測試邏輯電路之方 法。方法包含藉積體電路產生至少一個假隨機模式，及藉 積體電路加權假随機模式，且藉積體電路接收一加權指: 用於選擇性加權假隨機模式。 本發明提供一結合式及獨特的積體的解決方法至全部内 建自我測試問題，且提供以下優點： 1·結合成·一單測試方法論； 2，使用現存測試系統基礎； 3 .減少加權随機測試資料容積； 4 .當積體埋入陣列時，減少全部測試時間； 5 .執行加權隨機模式在系統速度：及 6 .減低不同的ATPG及TDS系統之軟體支援至最小。 再者，本發明亦可用在一系統測試環境中，且係可擴，延 至完全積體的内建自我測試，而無需要特定的加權隨機模 式系統硬體’而容許一較簡單的設計支援平坦隨機、決定 性及加權隨機疾式測試模式。 圖式之簡單説明 圖1係説明一先前技術STUMPS結構之方塊圖。 圖2係根據本發明説明一外部式可選擇的加權隨機模式 内建自_我測試結構之方塊圖。 圖3係根據本發明説明圖2加權選擇功能之方塊圖。 圖4係根據本發明説明圖2加權生成功能之方塊圖。 本紙张尺度適力]中囤國家標參（CNS ) A4現格（2丨0X297公釐） ^^^1 !| 1 *R· -Is -- -- - I . {々 ..,"-V. · .. 一 {对先閱讀背面之注意事項再镇湾本頁) 訂 經7¾部屮^^.^XJIU消扑合竹.^印纪 A7

4〇的35 五、發明説明（7 圖5係根據本發明説明圖 方塊圖。 加權選擇功能之另選實例之 ，圓6係根據本發明說明圖2外部式可選擇的加權隨機模 式内建自我測試結構之另選實例之方塊圖。 發明較佳實例詳細說明 本發明解決有關本内建自我測試（BIST)設計之低到試能 力問題，此問題係因使用外部式產生之“平坦隨機，，模式以 測試平坦隨機模式阻抗之複雜邏輯結構所致。 另外，本發明減少有關外部加權随機模式或決定性補充 測試模式之測試資料容積。在平坦隨機模式變成無效之 後，這些模式係用以減少測試時間。再者，用於需要支援 加權隨機模式演算生成之特殊測試器硬體需求可消除。此 容許一般用途超大型積體電路測試系統及根據本發明之方 法使用。 在策略上，本發明結合多測試方法論成一單處理方法.， 其可擴延結構性内建自我測試從晶片及模組至系統測試。 大致上，本發明結合一平坦隨機内建自我測試結構及— 修改加權隨機模式概念成一擴延性内建自我測試設計^此 設計整合式積體具外部式加權選擇之加權模式生成。 本發明之加權隨機模式内建自我測試結構係建立在用於 測試（DFT)方法，例如位準靈敏掃描裝置、邊際掃描、記 憶體内建自我測試及STUMPS結構之一對存在的設計上。 本發明藉合併以下測試支援功能擴延STUMPS結構，如圖 2顯示： -10- 本紙掁尺度遍中囤國家標準（CNS ) Λ4規格（210X 297公釐） 40〇ό〇5 ΑΊ _ _______________Β7 五、發明説明（8 ) 1. 產生加權隨機模式 . ’ 2. 選擇成對總體加權係數組 / 3. 外部式應用特殊地加權位元 4 .容許及存在測試模式之可比較性 除了内建硬體支援，本發明係建立在一些微不同的加權 隨機模式方法論上。此方法論使用成對總體加權係數組， 而非多加權組。關於典型的加權隨機模式測試方法論，加 權隨機模式係藉測試器外部式產生至測試中裝置，L經移 位暫存器-輸入（SRIs)負載進入晶片之移位暫存器^ ^ (SRLs)。一測試（位準靈敏掃描裝置測試器回路序列）由負 載所有在具一加權隨機模式之所有移位暫存器中之移位暫 存器閂鎖組成，脈衝適當的時序，且卸載在移位暫存器閂 鎖中捕獲之響應進入多輸入標記暫存器（MISR)。每個測試 則可應用多次用於每個加權组，此處加權组由指定一加權 係數或至每個移位暫存器閂鎖之機率組成。加權系數大致 係具“1”等於 1/32, 1/16, 1/8, 1/4, 1/2, 3/4, 7/8, 5/16或31/32機率之二進元顆粒性。 在本發明加權隨機模式内建自我測試方法論及上述典型 一種間之主要差異係加權係數由總體性定義所有移位暫存 器閂鎖之多對補充機率組成。例如，加權係數對（WFp)可 包括（1/8, 7/8)、（1/32, 31/32)、（1/2, 1/2)或（0, 1)。用以負 載每個閂鎖之特定加權係數係藉應用對應移位暫存器輸入 (SRI)之—單外部位元決定。一全部移位暫存器閂鎖之結果 保每個移位暫存器閂鎖漸漸負載具有關選擇加權係數對機 - ___ —___"11- 本紙張尺度適;( CNS) Λ4規格(-27〇χ 297^-- (ii先閱讀背面之注意事項再试寫本頁}

、1T 408335 A7 B7 鯉·!?:.部中夾4.i.^-^M.t消於合竹Ti印欠 五、發明説明（9 率之加權隨機位元（即Ρ{1}=Ι^ρ{ι}ϊ=ι 。 相同的測試向量（即位準靈 6ί? , ^ 破掃描裝置負載）可多次使用 相Π的加柘係數對，直到獲得 ,, , Τ β而的測試程度爲止。同樣 地，相同的向量可及另一加權 ^ 〇.· ^ 係數對再用，我需額外的測 =杈式資源，測試程度效率可藉額外的測試向量更進地 以聚焦在特定錯誤組上。在極端的實例中，⑺⑴之加 權係數對將對應—決定性測試模式，而在另—方面，（以 1 / 2 )之加權係數對將對應平坦随機模式。 典型的如·權随機模式内建自我測試測試應用序列可能由 選擇一加權随機模式及一向量之對應子集組成。每個向量 則可多次執行在一典型的測試模式回路中。另外，多加權 係數對可選擇每個向量子集。 以上方去淪之硬體補充係相當地簡單，且需要非常低的 電路架空β如上述，加權隨機模式内建自我測試可輕易地 合併成STUMP結構，或如一孤立DFT方法。基本結構係 顯示在圖2中。用在圖ϊ中之參考數字，其係像、相似或 相同於用在圖2中之參考數字，指示像、.相似或相同的組 件0 線性回授移位暫存器（LFSR) 12係用以供給平坦假隨機模 式至加權係數對產生子功能118, 120, 122, 124及1 %。每 個加權係數對子功能1 18, 120, 122, 124及126之輸出積入 BS 鏈結 128、STCM 鏈結 130 及 SRL 鏈結〗32, 134, 136。 一“總體性加權组選擇”暫存器138提供加權係數對之共同 選擇3移位暫存器輸入資料或測試向量140選擇每個鏈結 -12- 私紙張尺度適扣中囤國家標準（CNS ) A4规格（210X297公釐） (誚先閱讀背面之注意事項再填寫本頁j

好妒部中^ir.if^Jh-T消合竹私印纪 408335 at 五、發明説明（10 ) 1;28，1j2，1_>4，136之所需的眞實或補充機率。從—模 式選擇暫存器142之“模式選擇，，信號容許標準位準靈敏掃 描裝置或加權隨機模式内建自我測試測試模式。.其餘的 STUMPS結構，包括標記分析（MISR) 16保持未變，如顯 示在圖1中所示。 圖3以略爲更詳細地顯示加權隨機模式内建自我測試支 援每個鏈結128, ΠΟ, I32, I34, n6。用在圖3中之參考數 字，其係像、相似或相同於用在圖2之參考數字，指示 像、相似或’相同的組件。爲了説明之目的，已選擇具4對 加權係數對（0，1)、（1/32，31/32)、（1/8, 7/8)及（1/2, 1 / 2 )之結構。這些個別地對應從位準靈敏掃描裝置、加權 隨機模式低機率、加權隨機模式高機率及平坦随機暫存器 13S之總體性加權選擇。當然其係未限制於祇有4個加權 係數對’也非這些特定値。每個加權隨機模式，例如1 22 顯示，包含一加權產生器或加權隨機模式生成功能區塊 144及具連接至暫存器！38選擇輸入端之4:丨mux 146。 圖4顯不之加櫂隨機模式生成功能區塊〗44可提供祇有 一些邏輯區塊。在圖4之參考數字，其係像、相似或相同 於用在圖3中之參考數字，指示像、相似或相同的组件。 區塊144從線性回授移位暫存器12輸出端獲得其輸入， 所有產生P { 1 } = 1 /2假隨機模式。藉邏輯式選通這些線性 回授移位暫存器12輸出，機率可修改至任何所需値。在顯 示之實例中，顯示一非常簡單的二進元顆粒性機率。2個 XOR閘148，1 50產生p或1 -p補充或然率信號，如藉移位 _— _____ -13- 本紙張尺度適^丨7丨翌國家榇準（CNS ) Λ4現格（210’乂了97公楚) --- {甸先閲請背面之注意事項再填窍本頁)

408335 Λ 7 Η 7 五、發明说明（Ί1 ) 暫存器輸入位元決定。4:1 MUX 146選擇所需的加權係數 對。圖4顯示之邏輯電路係意圖以傳達概念，實際的補充 可根據技術、定時需求及其他設計考量些微不同。 此電路之额外的利益係其消除一些有關線彳生回授移位暫 存器1 2之線性依存性，因爲加權生成邏輯之非線性自然 性。 雖然（1 /2，1 /2 )之加權係數對係顯示於説明實例及 STUMPS處理方法之比較性，實際上，其可提供一更有效 的加權随機'模式、組。 如同更多的超大型積體電路設計合併記憶體在晶片上， 其可擴延以上概念進入一完全地積體的加權随機模式内建 自我測試。此可藉使用系統之埋入陣列完成以提供一暫時 儲存用於移位暫存器輸入向量。圖5描述一可能的結構， 其中參考數字，其係像、相似或相同於用在圖3中之參考 .數字，指示像、相似或相同的組件。圖5祝明一埋入陣列 1 52及用於控制陣列1 52之陣列R/W控制154。 ¾濟部中央榡準局員工消賢合作社印製 陣列152可負載來自測試器（或在系統測試模式中之系統） 之所需的向量組，且然後設定陣列在一回路序列中以應用 如許多加權隨機模式一樣需求。此可更進地重覆多组向 量°棑序可藉ABIST或LBIST發動機控制運轉在系統速 度。在此實例中，陣列之最小尺寸需要建構於最長移位暫 存器問鎖串或鏈之長度及具移位暫存器閂鎖串數量之位元 寬度在邏輯結構中。圖6顯示具支撑埋入陣列之完全的加 權隨機模式内建自我測試結構，其中參考數字，其係像、 ______ -14- 本紙張尺度制中關緖準（⑽）職（別妙） - 408335 Λ7 B7 五、發明説明（12 ) 相似或相同於用在圖2及5中之麥考數字，指示像、相似 或相同的叙件。 雖然本發明及其優點已詳細地描述於前，其應瞭解各種 改變、替換及變化仍可在此達成，而不脱離本發明之精神 或範園，即如隨附之申請專利範圍中所定義者。 (¾先閱讀背而之注意事項再咖寫本頁) /'裝 >i. JU: 經濟·砰中央標準局貝工消費合作社印製 i用 -適 度 尺 張 -紙 本 國 I準 |榇 |家

Ns I格

Claims (1)

1. 4〇8335 Α8 Β8 C8 D8 申請專利範園 1. 一種積體電路包含邏輯電路及用於測試邏輯電路之自我 測試電路’該自我測試電路包括： -假隨：模式產生器，用於產生至少一假隨機模式； 一加權電路，用於加權該假隨機模式；及 其中該加權電路包括輸入裝置，用於接收一選擇性加 權該假隨機模式之加權指令，因此該加權電路及該假隨 機私式產生器產生至少—加權假随機模式用於測試該邏 輯電路。 2. 如申請專:利範園第！項之積體電路，其中該輸入裝置包 括用於接收該加權指令從外部至該積體電路之裝置。 3. 如申請專利範圍第i項之積體電路，其中該加權電路及 該假隨機模式產生器產生多個加權假隨機模式，且其中 該加權指令選擇該加權假隨機模式之一用於測試該邏輯 電路。 4·如:請專利範.園第w之積體電路，其中該多個加權隨 :杈式，包括至少一對第一加權假随機模式及補充該第一 模式之第二加權假隨機模式。 經濟部中央標準局身工消費合作社印 (請先閲讀背希之注意事項再填寫本寳) 5. 如:"#專利範園第4項之積體電路，其中該加權指令選 擇-玄第或第—模式中之—者供測裁4规輯電路。 6. :申請專利範園第！項之積體電路，其中該加權指令係 藉一測試器從該積體電路外部產生。 7. 如Μ專利範園第1項之積體電路，更包含一記憶體或 暫存器陣列’其中至少—部分該加權指令係儲存在該記 憶體陣列中。 W職用中國國家標 -16- 408335 ABCD 經濟部中央榡準局員工消費合作杜印製 κ、申請專利範圍 8. 如申請專利範園第丨項之積體電路，其中該加權電路及 孩假隨機模式.產生器產生多個加權侮隨機模式，包括至 少一對第一加權假隨機模式及補充該第—模式之第二加 權假隨機模式。 9. 如申請專利範圍第8項之積體電路，其中該加權指令選 擇該第一或第二模式之一用於測試該邏輯電路。 10. —種積體電路包含邏輯電路及用於測試邏輯電路之自我 測試電路，該自我測試電路包括： 一假隨.機模式產生器’用於產生至少—假隨機模式； 一加權電路，用於加權該假隨機模式；及 其中該加權電路及該假隨機模式產生器產生多個加權 假隨機模式用於測試該邏輯電路，該模式包括至少一對 第一加權假隨機模式及補充該第一模式之第二加權假隨 機模式。 11‘ 一種在包含邏輯電路之一積體電路中，用於測試該邏輯 電路之方法，包含以下步驟： 藉積體電路，產生至少一個假随機模式； 藉積體電路，加權假隨機模式以產生多個加權假隨機 模式’具有至少一對第一加權假隨機模式及補充該第一 模式之第二加權假隨機模式。 12· —種用於測試一邏輯電路之方法，在包含邏輯電路之一 積體電路中’該方法用於測試該邏輯電路，方法包含以 下步驟： 藉積體電路，產生至少一個假隨機模式： 本紙張尺度適用中國國家標準（CNS) Α4規格（210X297公釐） (請先閲讀背面之注意事項再填寫本頁) .裝. 、1Τ. JU 1J 5 3 Do 8ο 4 ABCD .經濟部中央標準局員工消費合作社印製 六、申請專利範圍 藉積體電路，加權假隨機模式：及 藉積體電路，接收一加權指令用於選擇性加權假隨機 模式。 13.如申請專利範園第1 2項之方法，其中該接收步驟更包括 接收加權指令從外部至積體電路之步驟。 14·如申請專利範圍第1 2項之方法，其中該產生及加權步驟 產生多個加權假隨機模.式用於測試邏輯電路β 15‘如申請專利範圍第1 4項之方法更包含藉加權指令，選擇 多個加權假隨機模式之一用於測試邏辑電路之步驟。 16.如申請專利範圍第1 4項之方法，其中該多個加權假隨機 模式包括至少一對第一加權假隨機模式及補充該第一模 式之第二加權假隨機模式。 17‘如申請專利範圍第1 6項之方法，更包含藉加權指令，選 擇第一或第二模式之一用於測試邏輯電路之步驟。 18, 如令請專利範園第1 2項之方法，更包含儲存加權指令在 積體電路之一記憶體或暫存器陣列中之步驟。 19. 如申請專利範圍第1 2項之方法，其中該產生及加權步嗓 產生多個加權假随機模式，包括至少一對第一加權假随 機模式及補充第一模式之第二加權假隨機模式。 -18- 本紙張尺纽财辟（CNS ) Α4· ( 210X297公釐） -----:--：~~^-,.1, '-Γ 裝-- (請先閲讀背面之注意事項再填寫本頁) 訂