KR19990029116A - Thin Film Chip Capacitor and Manufacturing Method Thereof - Google Patents
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Abstract
누설 전류의 발생을 억제한 박막 칩 콘덴서의 제조 방법을 제공한다.Provided is a method of manufacturing a thin film chip capacitor with suppressed generation of leakage current.
본 발명의 콘덴서는 기판(2) 상에 순차 형성한 하부 전극 박막층(3), 유전체 박막층(4), 상부 전극 박막층(5) 및 보호 박막층(6)을 갖고, 접속용 범프(7)을 구비하고 있어, 유전체 박막층(4)이 적어도 두 개의 유전체 결정 박막(4a, 4b)로 구성된다. 이 콘덴서는 유전체 결정 박막을 형성하도록 하는 층(3) 또는 박막(4a) 상에 유전체 결정의 출발 물질을 포함하는 용액을 도포하여 졸-겔법에 의해 건조 겔을 만들고, 이어서 이 건조 겔을 가열하여 유전체 결정을 생성시킴으로써 유전체 결정막을 형성하는 공정을 반복하여 유전체 박막층(4)을 형성하는 방법으로 제조된다.The capacitor of the present invention has a lower electrode thin film layer 3, a dielectric thin film layer 4, an upper electrode thin film layer 5, and a protective thin film layer 6 which are sequentially formed on a substrate 2, and have a connection bump 7. The dielectric thin film layer 4 is composed of at least two dielectric crystal thin films 4a and 4b. This capacitor applies a solution containing the starting material of the dielectric crystals on the layer 3 or the thin film 4a to form a thin film of dielectric crystal to form a dry gel by sol-gel method, and then heat the dried gel to It is produced by the method of forming the dielectric thin film layer 4 by repeating the process of forming the dielectric crystal film by generating the dielectric crystal.
Description
본 발명은 박막 칩 콘덴서에 관한 것으로, 특히 유전체 박막을 졸-겔법 (유기 금속 분해 (MOD)법)에 의해 형성한 박막 칩 콘덴서에 관한 것이다.The present invention relates to a thin film chip capacitor, and more particularly, to a thin film chip capacitor in which a dielectric thin film is formed by a sol-gel method (organic metal decomposition (MOD) method).
최근의 반도체 장치는, 고속화, 고주파수화, 저잡음화의 경향에 대한 대응이 요구되고 있다. 일반적으로, 동시 스위칭 노이즈 등의 잡음을 저감하기 위해서, 전원 회로에 바이패스 콘덴서를 설치하고 있다.In recent years, semiconductor devices are required to respond to trends of high speed, high frequency, and low noise. In general, in order to reduce noise such as simultaneous switching noise, a bypass capacitor is provided in the power supply circuit.
동시 스위칭 등의, 반도체 장치의 전원 전압 변동을 수반하는 잡음의 저감에는, 전원 회로의 임피던스를 저감하는 것이 효과적이라는 것이 종래부터 공지된 사실이다. 잘 알려져 있는 바와 같이, 전원 회로의 임피던스 Z는 다음 식으로 부여된다.Background Art It is conventionally known that reducing the impedance of a power supply circuit is effective for reducing noise accompanying fluctuations in power supply voltage of a semiconductor device such as simultaneous switching. As is well known, the impedance Z of the power supply circuit is given by the following equation.
R : 전원 회로 도선 저항R: power circuit lead resistance
L : 전원 회로 도선 인덕턴스L: power circuit lead inductance
C : 전원 회로 정전 용량C: power circuit capacitance
f : 주파수f: frequency
이 식에 의하면, 임피던스 Z를 최소로 하는 주파수 fc가 존재하고, fc=(2π(LC)1/2)-1가 된다. 전원 회로의 도선 저항 R을 작게 하면, 확실이 임피던스 Z는 fc 근방으로 작아질 수 있지만, 실제로는 특정 주파수 대역에서 임피던스를 일정치 이하로 제어하는 것이 필요하게 된다. 상기 수학식 1에서 나타내는 주파수와 임피던스의 관계로부터, 정전 용량이 커지면 일정치 이하의 임피던스를 부여하는 주파수 대역이 넓어지는 것, 임피던스가 작아지면 fc가 고주파수측으로 이동하는 것, 그리고 도선 저항이 작아지면 임피던스 전체가 낮아지는 것을 알 수 있다. 도선 인덕턴스로 사용되는 LSI 등의 반도체 장치가 갖는 용량을 고려하면, 전원 회로의 바이패스 콘덴서는 광대역 잡음 제거 필터로서 기능하는 것이 바람직하고, 일반적으로는 fc=3∼5fc1 (fc1은 시스템의 클럭 주파수를 표시함) 정도가 되고, 그리고 임피던스 Z는 0.05∼0.10 Ω 정도가 되도록 제어하는 것이 요구되는 일이 많다.According to this equation, the frequency fc which minimizes the impedance Z exists, and fc = (2π (LC) 1/2 ) −1 . When the lead resistance R of the power supply circuit is made small, the impedance Z can be surely reduced to near fc, but in practice, it is necessary to control the impedance below a certain value in a specific frequency band. From the relationship between the frequency and the impedance represented by Equation 1, the larger the capacitance, the wider the frequency band giving the impedance below a certain value, the smaller the impedance, the more the fc moves to the high frequency side, and the smaller the wire resistance It can be seen that the entire impedance is lowered. Considering the capacitance of a semiconductor device such as LSI used as lead inductance, the bypass capacitor of the power supply circuit preferably functions as a broadband noise canceling filter, and in general, fc = 3 to 5fc1 (fc1 is the clock frequency of the system). It is often required to control the impedance Z to be about 0.05 to 0.10 Ω.
전원 회로에서의 바이패스 콘덴서로서는, 세라믹 콘덴서가 사용되고 있다. 세라믹 콘덴서는 유전체로서 세라믹을 사용하고, 유전체 재료 분말의 그린 시트 (green sheet) (그린 시트의 일부의 것에는 전극 재료의 도체가 인쇄되어 있음)의 적층체를 일체로 소성하여 제조된다. 세라믹 콘덴서에서는, 정전 용량의 요건을 만족할 수는 있어도, 외부에의 접속을 위해 땝남 또는 도전성 수지에서의 접합이 이용되기 때문에 단자 치수를 축소할 수 없기 때문에, 단자의 인덕턴스 성분을 충분히 작게 하는 것이 곤란하다. 이 때문에, 세라믹 콘덴서를 사용하는 경우, 특히 고주파 영역에서 임피던스가 커져 버린다.As the bypass capacitor in the power supply circuit, a ceramic capacitor is used. The ceramic capacitor is produced by integrally firing a laminate of a green sheet of dielectric material powder (a part of the green sheet is printed with a conductor of an electrode material) using a ceramic as the dielectric. In the ceramic capacitor, even though the requirements of the capacitance can be satisfied, it is difficult to reduce the inductance component of the terminal sufficiently because the terminal dimensions cannot be reduced because the thinning or the bonding in the conductive resin is used for the connection to the outside. Do. For this reason, when using a ceramic capacitor, impedance becomes large especially in a high frequency range.
고체 전해질 콘덴서를 바이패스 콘덴서로 사용하는 것도 가능하다. 대부분의 고체 전해질 콘덴서는, 전해질로서 TCNQ 착염, 이산화 망간, 폴리피론 등을 사용하고, 전극 재료로서 알루미늄 또는 탄탈을 사용하고 있다. 고체 전해질 콘덴서의 특징은 정전 용량을 크게 할 수 있는 한편, 형상이 커지기 쉽고, 온도 특성과 내열성 면에서 세라믹 콘덴서 보다 열화한다는 것이다.It is also possible to use a solid electrolyte capacitor as a bypass capacitor. Most solid electrolyte capacitors use TCNQ complex salt, manganese dioxide, polypyron, or the like as electrolyte, and aluminum or tantalum as electrode material. The characteristic of the solid electrolyte capacitor is that the capacitance can be increased, while the shape is likely to be large, and deteriorates than the ceramic capacitor in terms of temperature characteristics and heat resistance.
바이패스 콘덴서로서, 박막 칩 콘덴서를 사용하는 것도 가능하다. 박막 칩 콘덴서는, 두 개의 전극층 (금속 박막층) 사이에 금속 산화물의 유전체 박막층을 삽입한 적층 구조체를 기판 상에 형성한 것이고, 상부 전극층 상에 설치한 표면 보호층 상에 외부 회로에 접속하기 위한 납땜 범프가 형성되어 있다. 이와 같은 박막 칩 콘덴서는 반도체 장치의 제조에 이용되는 박막 형성 기술을 사용하여 제조하기 때문에, 형상을 작게 할 수 있으며, 반도체 장치의 실장에 다용되는 표면 실장 기술에 응용하기 쉬운 것이 특징이다. 또한, 박막 칩 콘덴서에서는, 외부 회로에의 접속용 납땜 범프를 작게 형성할 수 있기 때문에 그 인덕턴스 성분을 작게 할 수 있고, 또 유전체로서 금속 산화물을 사용하여 고체 전해질 콘덴서를 능가하는 내열성을 실현할 수 있다.As a bypass capacitor, it is also possible to use a thin film chip capacitor. The thin film chip capacitor is a laminate structure formed by inserting a dielectric thin film layer of a metal oxide between two electrode layers (metal thin film layers) on a substrate, and is soldered for connecting to an external circuit on a surface protective layer provided on the upper electrode layer. The bump is formed. Since such a thin film chip capacitor is manufactured using the thin film formation technique used for manufacturing a semiconductor device, it can be made small in shape and it is easy to apply to the surface mounting technique used for mounting of a semiconductor device. In addition, in the thin film chip capacitor, since the solder bump for connection to an external circuit can be formed small, the inductance component can be made small, and the heat resistance exceeding a solid electrolyte capacitor can be realized using a metal oxide as a dielectric. .
박막 칩 콘덴서의 제조에서는, 유전체 박막층의 형성을 위한 졸-겔법 (MOD법)이 이용되고 있다. 구체적으로는, 기판 상에 형성된 하부 전극 상에 금속 산화물의 유전체 박막 재료의 출발 물질인 금속 알콜레이트 (alcoholate)의 용액 (가수분해용 물을 포함)을 도포하고, 가열에 의해 가수 분해 및 중합 반응을 일으켜 용액을 유기 금속 산화물의 졸 상태를 통해 겔의 상태 (건조 겔)로 변화시키고, 이 건조 겔을 다시 가열하여, 콘덴서에서의 유전체로서 사용 가능한 결정성 무기 재료 (금속 산화물)로 변화시킨다.In manufacture of a thin film chip capacitor, the sol-gel method (MOD method) for forming a dielectric thin film layer is used. Specifically, a solution of a metal alcoholate (including water for hydrolysis), which is a starting material of a dielectric thin film material of a metal oxide, is coated on a lower electrode formed on a substrate, and hydrolyzed and polymerized by heating. The solution is changed into the state of the gel (dry gel) through the sol state of the organic metal oxide, and the dried gel is heated again to a crystalline inorganic material (metal oxide) usable as a dielectric in the capacitor.
졸-겔법에서의 유전체 박막 형성시 가소성으로 다공질 겔 박막 형성 후에 그 박막상에 가수 분해한 졸을 도포하고, 다시 가소성하여 크랙이 없는 두꺼운 유전체 박막을 얻는 기술이 특개평 6-112550호 공보에 기재되어 있다. 이 공보 기재의 기술은 압전체로서의 유전체 박막에 관한 것이고, 그리고 졸을 다시 도포하는 다공질 겔 박막은 완전히 소성하여 결정화되지 않고, 결정 입계가 존재하지 않는 점에서 본 발명과 본질적으로 다르다.A technique of applying a hydrolyzed sol on a thin film after forming a porous gel thin film plastically when forming a dielectric thin film by the sol-gel method and plasticizing again to obtain a thick dielectric thin film without cracks is described in Japanese Patent Application Laid-Open No. 6-112550. It is. The technique described in this publication relates to a dielectric thin film as a piezoelectric material, and the porous gel thin film for reapplying a sol is essentially different from the present invention in that it is not completely crystallized by crystallization and no grain boundaries exist.
상술한 바와 같이 유전체 박막층을 졸-겔법에 의해 형성한 이제 까지의 박막 칩 콘덴서에서는, 표면 실장 기술에 사용하기 쉽고, 외부 회로에의 접속용 땝납 범프의 인덕턴스 성분을 작게 할 수 있으며, 고체 전해질 콘덴서를 능가하는 내열성을 갖는다고 하는 이점이 있는 한편, 누설 전류가 비교적 커, 콘덴서로서의 전기적 특성 면에서 개선이 강하게 요망되고 있다.As described above, in the conventional thin film chip capacitor in which the dielectric thin film layer is formed by the sol-gel method, it is easy to use in surface mount technology, and the inductance component of the solder bumps for connection to external circuits can be reduced, and the solid electrolyte capacitor On the other hand, there is an advantage of having heat resistance exceeding that, while leakage current is relatively large, and improvement in terms of electrical characteristics as a capacitor is strongly desired.
따라서, 본 발명은 누설 전류의 발성을 억제한, 전기적 특성이 우수한 박막 칩 콘덴서의 제공을 목적으로 한다. 이와 같은 박막 칩 콘덴서를 제조하는 방법을 제공하는 것도 본 발명의 목적이다.Therefore, an object of the present invention is to provide a thin film chip capacitor which is excellent in electrical characteristics with suppressed vocalization of leakage current. It is another object of the present invention to provide a method of manufacturing such a thin film chip capacitor.
본 발명의 박막 칩 콘덴서는 기판상에 하부 전극 박막층, 유전체 박막층, 상부 전극 박막층, 및 보호 박막층을 순차 형성한 적층 구조를 가지고, 보호 박막층의 표면에 외부 회로에의 접속용 범프가 위치되어 있는 박막 칩 콘덴서로서, 유전체 박막층이 적어도 두 개의 유전체 결정 막막으로 구성되어 있는 것을 특징으로 한다.The thin film chip capacitor of the present invention has a laminated structure in which a lower electrode thin film layer, a dielectric thin film layer, an upper electrode thin film layer, and a protective thin film layer are sequentially formed on a substrate, and a bump for connecting to an external circuit is located on the surface of the protective thin film layer. A chip capacitor is characterized in that the dielectric thin film layer is composed of at least two dielectric crystal film films.
본 발명의 박막 칩 콘덴서의 제조 방법은, 기판 상에 하부 전극 박막층, 유전체 박막층, 상부 전극 박막층, 및 보호 박막층을 순차 형성하고, 보호 박막층의 표면에 외부 회로에의 접속용 범프를 형성하여 박막 칩 콘덴서를 제조하는 방법으로서, 유전체 박막층을 적어도 두 개의 유전체 결정 박막의 적층 구조체로서 형성하고, 이 적층 구조체의 형성을 유전체 결정 박막을 형성하려고 하는 층 또는 박막 상에 유전체 결정의 출발 물질을 포함하는 용액을 도포하여 졸-겔법에 의해 건조 겔을 제조하고, 이어서 이 건조 겔을 가열하여 유전체 결정을 생성함으로써 유전체 결정 박막을 형성하는 공정을 반복하여 행하는 것을 특징으로 한다.In the method for manufacturing a thin film chip capacitor of the present invention, a lower electrode thin film layer, a dielectric thin film layer, an upper electrode thin film layer, and a protective thin film layer are sequentially formed on a substrate, and bumps for connection to an external circuit are formed on the surface of the protective thin film layer to form a thin film chip. A method of manufacturing a capacitor, comprising: forming a dielectric thin film layer as a laminated structure of at least two dielectric crystal thin films, and forming the laminated structure comprising a starting material of dielectric crystals on the layer or thin film to be formed into the dielectric crystal thin film. Is applied to produce a dried gel by a sol-gel method, and then the dry gel is heated to generate a dielectric crystal, thereby repeatedly forming a dielectric crystal thin film.
도 1은 본 발명의 박막 칩 콘덴서를 설명하는 사시도.1 is a perspective view illustrating a thin film chip capacitor of the present invention.
도 2는 도 1의 Ⅱ-Ⅱ선 단면도이다.FIG. 2 is a cross-sectional view taken along the line II-II of FIG. 1.
도 3은 졸-겔법으로 형성한 유전체 결정 박막을 설명한 도면.3 is a view for explaining a dielectric crystal thin film formed by the sol-gel method.
도 4는 본 발명의 박막 칩 콘덴서에서의 유전체 박막층을 설명하는 도면.4 is a view for explaining a dielectric thin film layer in the thin film chip capacitor of the present invention.
도 5는 실시예 1의 박막 칩 콘덴서의 제조 공정의 전반을 설명하는 도면.5 is a view for explaining the first half of a manufacturing process of the thin film chip capacitor of Example 1. FIG.
도 6은 실시예 1의 박막 칩 콘덴서의 제조 공정의 후반을 설명하는 도면.FIG. 6 is a view for explaining the second half of the manufacturing process of the thin film chip capacitor of Example 1. FIG.
도 7은 실시예 1의 박막 칩 콘덴서에 대해 구한 특성을 설명하는 그래프.7 is a graph for explaining the characteristics obtained for the thin film chip capacitor of Example 1. FIG.
도 8은 실시예 2의 박막 칩 콘덴서에 대해 구한 특성을 설명하는 그래프.8 is a graph for explaining the characteristics obtained for the thin film chip capacitor of Example 2. FIG.
도면의 주요 부분에 대한 부호의 설명Explanation of symbols for the main parts of the drawings
1 : 박막 칩 콘덴서1: thin film chip capacitor
2 : 기판2: substrate
3 : 하부 전극 박막층3: lower electrode thin film layer
4 : 유전체 박막층4: dielectric thin film layer
4a, 4b : 유전체 결정 박막4a, 4b: dielectric crystal thin film
5 : 상부 전극 박막층5: upper electrode thin film layer
6 : 보호 박막층6: protective thin film layer
7 : 범프7: bump
11 : 결정 입계의 간극11: gap between grain boundaries
21 : 실리콘 기판21: silicon substrate
22 : 하부 전극 박막층22: lower electrode thin film layer
23 : 유전체 박막층23: dielectric thin film layer
24, 24', 27 : 콘택트 홀24, 24 ', 27: contact hole
25 : 상부 전극 박막층25: upper electrode thin film layer
26 : 보호 박막층26: protective thin film layer
28 : 배리어 메탈 박막층28: barrier metal thin film layer
29 : 땝납 범프29: solder bump
도 1을 참조하여, 본 발명의 박막 칩 콘덴서를 설명한다. 본 발명의 박막 칩 콘덴서(1)는 기판(2) 상에 형성한 하부 전극 박막층(3), 유전체 박막층(4), 상부 전극 박막층(5), 및 보호 박막층(6)의 적층체를 포함하고, 보호 박막층(6)의 표면에 범프(7)를 구비하고 있다. 이 도면에 나타낸 네 개의 범프(7) 중 두 개는 상부 전극 보호층(5)으로 통하고 있고, 나머지 두 개는 하부 전극 박막층(3)으로 통하고 있다. 또, 이 도면에는 네 개의 범프(7)가 도시되어 있지만, 박막 칩 콘덴서(1)는 이 이외에 임의의 수의 범프를 구비할 수 있다.1, the thin film chip capacitor of the present invention will be described. The thin film chip capacitor 1 of the present invention includes a laminate of a lower electrode thin film layer 3, a dielectric thin film layer 4, an upper electrode thin film layer 5, and a protective thin film layer 6 formed on a substrate 2. The bump 7 is provided on the surface of the protective thin film layer 6. Two of the four bumps 7 shown in this figure communicate with the upper electrode protective layer 5, and the other two communicate with the lower electrode thin film layer 3. In addition, although four bumps 7 are shown in this figure, the thin film chip capacitor 1 may be provided with any number of bumps.
도 1의 Ⅱ-Ⅱ선 단면도인 도 2에서 나타낸 바와 같이, 본 발명의 박막 칩 콘덴서(1)의 유전체 박막층(4)은 제1 유전체 결정 박막(4a)과 제2 유전체 결정 박막(4b)의 적층체로 구성되어 있다. 이 도면에서 나타낸 두 개의 범프(7) 중 하나는 보호 박막층(6)에 형성된 콘택트 홀을 거쳐 상부 전극 박막층(5)으로 통하고, 다른 한 쪽은 보호 박막층(6), 상부 전극 박막층(5) 및 유전체 박막층(4)에 형성된 콘택트 홀을 거쳐 하부 전극 박막층(3)으로 통하고 있다.As shown in FIG. 2, which is a cross-sectional view taken along line II-II of FIG. 1, the dielectric thin film layer 4 of the thin film chip capacitor 1 of the present invention is formed of the first dielectric crystal thin film 4a and the second dielectric crystal thin film 4b. It consists of a laminated body. One of the two bumps 7 shown in this figure passes through the contact hole formed in the protective thin film layer 6 to the upper electrode thin film layer 5, and the other is the protective thin film layer 6 and the upper electrode thin film layer 5. And a contact hole formed in the dielectric thin film layer 4 to communicate with the lower electrode thin film layer 3.
본 발명의 박막 칩 콘덴서(1)에서 사용하는 기판(2)으로서는, 반도체 장치의 제조에 이용될 수 있는 박막 형성 기술을 이용하여 박막을 형성할 수 있는 임의의 기판을 사용할 수 있다. 대표예는 실리콘 기판이다. 기판으로서 사용하는 실리콘의 결정면 방위와 불순물 농도는 어떠한 것이어도 좋다.As the board | substrate 2 used by the thin film chip capacitor 1 of this invention, the arbitrary board | substrates which can form a thin film using the thin film formation technique which can be used for manufacture of a semiconductor device can be used. A representative example is a silicon substrate. The crystal plane orientation and impurity concentration of silicon used as the substrate may be any.
하부 및 상부 전극 박막층(3, 5)은 적당한 금속 재료로부터 예를 들면 스퍼터법 등의 방법에 의해 형성할 수 있다. 하부 전극 박막층(3)으로서 적합한 재료는 Pt(두께 약 0.3㎛), Ir(두께 약 0.3㎛), Ru(두께 약 0.3㎛), Ti(두께 약 0.1㎛), 및 Pt(두께 약 0.3㎛)의 적층체, Ta(두께 약 0.1㎛)와 Pt(두께 약 0.3㎛)와의 적층제, Ru(두께 약 0.3㎛)와 RuO2(두께 약 0.2㎛)와의 적층제 등이다. 상부 전극 박막층(5)으로서 적당한 재료는, CrW(두께 약 0.1㎛)과 Cu(두께 약 0.1㎛)과 CrW(두께 0.1㎛)와의 적층제, Cr(두께 0.1㎛)와 Cu(두께 약 1.0㎛)와 Cr(두께 약 0.1㎛)와의 적층제, TiN(두께 약 0.1∼0.2㎛)과 Cu(두께 약 1.0㎛)과 Cr(두께 약 0.1㎛)의 적층체, TiN(두께 약 0.1∼0.2㎛)과 Cu(두께 약 1.0㎛)과 CrW(두께 약 0.1㎛)과의 적층체 (TiN 박막을 포함하는 후자 두 개의 적층체에서 TiN 박막은 유전체 박막층에 접촉하는 측에 배치된다) 등이다.The lower and upper electrode thin film layers 3 and 5 can be formed from a suitable metal material by, for example, a sputtering method. Suitable materials for the lower electrode thin film layer 3 include Pt (about 0.3 μm thick), Ir (about 0.3 μm thick), Ru (about 0.3 μm thick), Ti (about 0.1 μm thick), and Pt (about 0.3 μm thick). Laminate, a laminate of Ta (about 0.1 μm thick) and Pt (about 0.3 μm thick), a laminate of Ru (about 0.3 μm thick) and RuO 2 (about 0.2 μm thick). Suitable materials for the upper electrode thin film layer 5 include a laminating agent of CrW (about 0.1 μm thick), Cu (about 0.1 μm thick) and CrW (0.1 μm thick), and Cr (0.1 μm thick) and Cu (about 1.0 μm thick). ) And Cr (about 0.1 μm thick), TiN (about 0.1 to 0.2 μm thick), Cu (about 1.0 μm thick) and Cr (about 0.1 μm thick), TiN (about 0.1 to 0.2 μm thick) ) And a stack of Cu (thickness about 1.0 mu m) and CrW (thickness about 0.1 mu m) (in the latter two laminates including the TiN thin film, the TiN thin film is disposed on the side in contact with the dielectric thin film layer).
유전체 박막층(4)는 제1 유전체 결정 박막(4a)과 제2 유전체 결정 박막(4b)의 적층체로 구성된다. 유전체 박막층(4)을 구성하는 유전체 결정 박막은, 두 개로 한정되지 않고, 본 발명의 박막 칩 콘덴서의 유전체 박막층(4)은 세 개 이상의 유전체 결정 박막으로 구성하여도 좋다. 유전체 결정 박막은 예를 들면, 하기 유전성 금속 산화물로부터 선택된 재료로 형성할 수 있다.The dielectric thin film layer 4 is composed of a laminate of the first dielectric crystal thin film 4a and the second dielectric crystal thin film 4b. The dielectric crystal thin film constituting the dielectric thin film layer 4 is not limited to two, and the dielectric thin film layer 4 of the thin film chip capacitor of the present invention may be composed of three or more dielectric crystal thin films. The dielectric crystal thin film can be formed of a material selected from, for example, the following dielectric metal oxide.
STO (StTiO3)STO (StTiO 3 )
BST ((Ba, Sr)TiO3)BST ((Ba, Sr) TiO 3 )
PZT (Pb(Zr, Ti)O3)PZT (Pb (Zr, Ti) O 3 )
PLZT ((Pb, La) (Zr, Ti)O3)PLZT ((Pb, La) (Zr, Ti) O 3 )
BTO (BaTiO3)BTO (BaTiO 3 )
PMN (Pb(Ng1/3Nb2/3)O3)PMN (Pb (Ng 1/3 Nb 2/3 ) O 3 )
Ta2O5 Ta 2 O 5
유전체 박막(4)을 구성하는 각각의 유전체 결정 박막은 동일한 재료로 형성하여도 좋고, 다른 재료로 형성하여도 좋다.Each dielectric crystal thin film constituting the dielectric thin film 4 may be formed of the same material or may be formed of a different material.
각각의 유전체 결정 박막은 이들 재료의 금속 산화물 또는 금속 복합 산화물의 출발 물질인 금속 알콜레이트와 가수 분해용 물을 포함하는 용액(이 용액은 일반적으로 용매나 중합 촉매도 포함한다)을, 유전체 결정 박막을 형성해야 하는 층(하부 전극 박막층) 또는 박막(이미 형성한 유전체 결정 박막)의 표면에 도포하고, 졸-겔법에 의해 금속 산화물의 건조 겔을 제조하고, 이어서 이 건조 겔을 가열하여 결정화시켜 형성한다. 용액을 도포하는 방법으로서는, 스핀코팅법이나 딥 (deep) 코팅법을 사용할 수 있다. 금속 알콜레이트 출발 물질로부터 금속 산화물을 제조하는 졸-겔법은 널리 이용되는 방법으로서, 여기에서 상세하게 설명하지는 않았다. 하기 실시예에서는, 졸-겔법으로 본 발명의 유전체 박막층을 형성하는 방법이 일 예로서 상세하게 기재되어 있다.Each dielectric crystalline thin film is a dielectric crystalline thin film containing a solution containing metal alcoholate, which is a starting material of a metal oxide or metal composite oxide of these materials, and water for hydrolysis, which solution generally includes a solvent or a polymerization catalyst. Is applied to the surface of the layer (lower electrode thin film layer) or thin film (already formed dielectric crystal thin film) to prepare a dried gel of a metal oxide by the sol-gel method, and then the dried gel is heated to crystallize and formed. do. As a method of applying a solution, a spin coating method or a deep coating method can be used. The sol-gel process for preparing metal oxides from metal alcoholate starting materials is a widely used method and has not been described in detail herein. In the following examples, the method of forming the dielectric thin film layer of the present invention by the sol-gel method is described in detail as an example.
유전체 결정 박막의 출발 물질인 금속 알콜레이트로서는, 소정의 금속을 포함하는 임의의 알콜레이트를 사용할 수 있다. 일 예로서, BST((Ba, Sr)TiO3)의 유전체 결정 박막을 형성하도록 하는 경우에는, Ba(OCH3)2, Sr(OCH3)2및 Ti(OC3H7)4등의 알콜레이트를 사용할 수 있다. 알콜레이트를 포함하는 용액은 각각의 알콜레이트를 혼합하여 조제하여도 좋고, 또는 필요 성분 (알콜레이트, 물, 용매, 촉매 등)을 포함하는 용액으로서 시판되고 있는 것을 사용하여도 좋다. 이와 같은 시판되고 있는 용액의 예로서, 주식 회사 고순도 화학 연구소 제품인 ST-06 (STO 유전체 박막 형성용), 시메트릭사 제품인 SYM-SR05, SYN-BA05, SYN-TI05 등을 들 수 있고, 이 이외에도 미쯔비시 머티리얼 사로부터 판매되고 있는 제품 등을 이용할 수 있다.As the metal alcoholate as the starting material of the dielectric crystal thin film, any alcoholate containing a predetermined metal can be used. As an example, when forming a dielectric crystal thin film of BST ((Ba, Sr) TiO 3 ), alcohols such as Ba (OCH 3 ) 2 , Sr (OCH 3 ) 2, and Ti (OC 3 H 7 ) 4 Rate can be used. A solution containing an alcoholate may be prepared by mixing the respective alcoholates, or a commercially available solution may be used as a solution containing necessary components (alcoholate, water, solvent, catalyst, and the like). Examples of such commercially available solutions include ST-06 (for forming STO dielectric thin film) manufactured by High Purity Chemical Research Institute Co., Ltd., SYM-SR05, SYN-BA05, and SYN-TI05 manufactured by Symetric Corporation. Products sold by Mitsubishi Material are available.
졸-겔법으로 형성한 금속 복합 산화물의 건조 겔로부터 소기의 유전체 결정 박막을 얻기 위한 가열은, 산소 분위기 또는 대기 중에 600∼800℃의 온도에서 행할 수 있다.The heating for obtaining the desired dielectric crystal thin film from the dry gel of the metal composite oxide formed by the sol-gel method can be performed at a temperature of 600 to 800 ° C. in an oxygen atmosphere or air.
본 발명에서의 유전체 박막층의 형성을 위해서는, 하부 전극 박막층 상에 형성한 제1 유전체 결정 박막 상에, 다시 제2 유전체 결정 박막을 형성한다. 제2 유전체 결정 박막은 제1 유전체 결정 박막과 동일한 출발 물질을 사용하여, 동일한 처리 공정으로 형성할 수 있다. 제1 및 제2 유전체 결정 박막의 두께는, 양 쪽의 박막의 합계 두께가 본 발명의 박막 칩 콘덴서의 소정의 전기적 특성을 얻는 데에 필요한 두께가 되도록 선택할 수 있다. 유전체 결정 박막은 세 개 이상 형성하여도 좋지만, 콘덴서의 누설 전류를 억제한다고 하는 본 발명의 목적을 위해서는, 유전체 박막층은 두 개의 유전체 결정 박막으로 구성되면 충분하다. 바람직하게는, 제1 박막을 콘덴서의 유전체 박막층의 소정의 두께에 근접하는 두께가 되도록 형성하고, 제2 박막을 이에 따라 얇게 형성한다. 제2 박막을 얇게 형성하기 위해서는, 필요에 따라 출발 물질의 금속 알콜레이트 용액의 농도를 변하게 하여도 좋다. 예를 들면, 시판된 금속 알콜레이트 용액 (대부분은 일반적으로 고형 성분(겔화하여 박막을 갖는 성분)의 농도가 6∼8 중량% 정도이다)을 제1 박막의 형성을 위해 그대로 사용하고, 그리고 제2 박막의 형성을 위해서는 그 용액을, 예를 들면 0.1∼1.0중량% 정도로 희석한 용액을 사용할 수 있다. 일반적으로, 0.1중량% 보다 저농도의 용액에서는 졸-겔법에서 양호한 건조 겔막을 얻는 것이 곤란하게 되고, 1중량%을 초과하는 고형 성분 농도의 용액으로는 제2 박막의 두께를 원하는 바와 같이 얇게 하는 데에 바람직하지 않다.In order to form the dielectric thin film layer in the present invention, a second dielectric crystal thin film is again formed on the first dielectric crystal thin film formed on the lower electrode thin film layer. The second dielectric crystal thin film can be formed by the same treatment process using the same starting material as the first dielectric crystal thin film. The thicknesses of the first and second dielectric crystal thin films can be selected such that the total thickness of both thin films is a thickness necessary to obtain predetermined electrical characteristics of the thin film chip capacitor of the present invention. Three or more dielectric crystal thin films may be formed, but for the purpose of the present invention of suppressing the leakage current of a capacitor, the dielectric thin film layer is sufficient to consist of two dielectric crystal thin films. Preferably, the first thin film is formed to have a thickness close to a predetermined thickness of the dielectric thin film layer of the capacitor, and the second thin film is thus formed thin. In order to form a thin 2nd thin film, you may change the density | concentration of the metal alcoholate solution of a starting material as needed. For example, a commercially available metal alcoholate solution (most commonly having a concentration of about 6 to 8% by weight of a solid component (gelled to have a thin film)) is used as it is to form the first thin film, and In order to form 2 thin films, the solution which diluted the solution about 0.1 to 1.0 weight% can be used, for example. In general, it is difficult to obtain a good dry gel film by the sol-gel method in a solution of less than 0.1% by weight, and the solution of a solid component concentration of more than 1% by weight makes the thickness of the second thin film as desired. Not desirable to
본 발명에서는, 유전체 박막을 이와 같이 적어도 두 개의 유전체 결정 박막으로 구성함으로써, 박막 칩 콘덴서의 누설 전류를 억제할 수 있다. 이 메카니즘은 충분히 해명되지는 않지만, 누설 전류의 경로로 고려되는 유전체 결정의 결정 입계의 간극이 그 결정 박막 위에 다른 결정 박막을 형성할 때에 매립되는 것으로 인한 것으로 생각된다. 도 3에서 나타낸 바와 같이, 졸-겔법으로 성취되는 건조 겔을 가열하여 결정화시켜 형성한 유전체 박막(4')에는 결정 입계가 존재하고, 이들의 결정 입계의 간극(11)이 콘덴서의 누설 전류의 원인이 되는 것으로 이해된다. 본 발명에 의해, 도 4에서 볼 수 있는 바와 같이 유전체 박막층(4)을 두 개의 유전체 결정 박막(4a 및 4b)에서 형성하면, 하측의 박막(4a) 상에 다른 박막(4b)을 형성할 때에 그 박막(4b)의 재료의 일부가 박막(4a)의 결정 입계의 간극(11)을 적어도 부분적으로 매립하고 (이 매립 모양은 도면에는 도시하지 않음), 이에 의해 누설 전류의 경로를 차단하는 것으로 생각된다. 또, 박막(4a)의 결정 입계의 위치와 박막(4b)의 결정 입계(도시하지 않음)의 위치가 벗어나므로, 이에 의해서도 누설 전류의 경로가 차단되는 것으로 생각된다.In the present invention, the dielectric thin film is constituted of at least two dielectric crystal thin films as described above, whereby the leakage current of the thin film chip capacitor can be suppressed. This mechanism is not sufficiently elucidated, but it is believed that the gap between the grain boundaries of the dielectric crystals considered as a path of leakage current is buried in forming another crystal thin film on the crystal thin film. As shown in Fig. 3, grain boundaries exist in the dielectric thin film 4 'formed by heating and crystallizing the dried gel achieved by the sol-gel method, and the gap 11 between these grain boundaries is used to determine the leakage current of the capacitor. It is understood to be the cause. According to the present invention, as shown in FIG. 4, when the dielectric thin film layer 4 is formed from two dielectric crystal thin films 4a and 4b, when the other thin film 4b is formed on the lower thin film 4a, A part of the material of the thin film 4b at least partially fills the gap 11 at the grain boundary of the thin film 4a (this buried shape is not shown in the figure), thereby blocking the path of leakage current. I think. Moreover, since the position of the crystal grain boundary of the thin film 4a and the position of the crystal grain boundary (not shown) of the thin film 4b differ, it is thought that the path of a leakage current is also interrupted by this.
또한, 유전체 박막층을 두 개의 결정 박막으로 구성하면, 결정 입계보다 큰 이물질(예를 들면 유기물)의 결락에 의한 흠결이나, 핀홀 등을 피복하는 효과도 기대할 수 있고, 이 때문에 박막 칩 콘덴서의 전기적 특성의 향상에 공헌할 수 있다. 따라서, 특히 딥 코팅법을 사용하는 경우에는, 두번째 이후의 유전체 결정 박막중 적어도 하나의 것의 형성을 위한 금속 알콜레이트 용액의 도포는 대기압 이상의 가압하에서, 예를 들면 1013∼5066 hPa의 압력하에서 행하는 것이 유리하다.In addition, when the dielectric thin film layer is composed of two crystalline thin films, the effect of covering defects or pinholes due to the absence of foreign matter (for example, organic matter) larger than the grain boundary can be expected. Therefore, the electrical characteristics of the thin film chip capacitor Can contribute to the improvement of Therefore, especially when the dip coating method is used, the application of the metal alcoholate solution for the formation of at least one of the second and subsequent dielectric crystal thin films is carried out under pressure above atmospheric pressure, for example, at a pressure of 1013 to 5066 hPa. It is advantageous.
상부 전극 박막층(5) 상의 보호 박막층(6)(도 1, 2)은 범프 전극 형성시의 내열성, 박막 칩 콘덴서 실장시의 내열성 등의 조건을 고려하여, 예를 들면 감광성 폴리이미드 수지, 비감광성 플리이미드 수지, 에폭시 수지, 비스말레이미드 트리아진 (bismaleimide triazine) 수지 등의 각종 수지 재료로 형성할 수 있다.The protective thin film layer 6 (FIGS. 1 and 2) on the upper electrode thin film layer 5 is, for example, photosensitive polyimide resin and non-photosensitive in consideration of conditions such as heat resistance when bump electrodes are formed and heat resistance when mounting a thin film chip capacitor. It can form with various resin materials, such as a polyimide resin, an epoxy resin, and a bismaleimide triazine resin.
외부 회로에의 접속용 범프(7)(도 1, 2)는, 임의의 땝납으로 형성할 수 있다. 적당한 땝납의 예로서, Pb-Sn 땝납, In 땝납, In-Sn 땝납, In-Pb 땝납 등을 들 수 있다. 또는, 금을 범프 재료로서 사용하여도 좋다. 범프(7)는 적당한 크기의 땝납 볼을 소정의 위치에 배치한 후에, 열 처리하여 리플로 (reflow)시킴으로써 형성할 수 있다. 또는 도금, 전사, 증착 등의 방법에 의해 땝납 재료를 피착한 후, 리플로시켜 형성하여도 좋다.The bumps 7 (FIGS. 1 and 2) for connection to an external circuit can be formed by arbitrary soldering. Examples of suitable solders include Pb-Sn solder, In solder, In-Sn solder, In-Pb solder and the like. Alternatively, gold may be used as the bump material. The bump 7 can be formed by arranging solder balls of a suitable size at a predetermined position and then reflowing by heat treatment. Alternatively, the solder material may be deposited by plating, transfer, vapor deposition, or the like, and then reflowed to form the solder material.
땝납 범프(7)를 형성할 때, 땝납 범프(7)가 접속하는 상부 또는 하부 전극 박막층으로 통하는 콘택트 홀을 형성한 후, 땝납 범프(7)와 접하는 부분에 배리어 메탈 박막층(도 1, 도 2에는 도시하지 않음)을 형성하는 것이 일반적이다. 배리어 메탈 박막층은 전해 도금 또는 무전해 도금에 의해 형성할 수 있다. 배리어 메탈 재료는 사용하는 범프 재료에 따라 선택하는 것이 바람직하다. 예를 들면, 범프 재료가 Pb-Sn 땝납인 경우에는, 배리어 메탈 박막층은 Ni(두께 약 2.0㎛)와 Au(두께 약 0.1㎛)로 형성할 수 있다. 또, 범프 재료가 In 땝납, In-Sn 땝납, In-Pb 땝납인 경우에는 배리어 메탈 재료로서 Pt를 사용할 수 있으며, 범프 재료가 Au인 경우에는 배리어 메탈 재료로서 Pb와 Pt를 사용할 수 있다.When the solder bumps 7 are formed, after forming the contact holes through the upper or lower electrode thin film layers to which the solder bumps 7 are connected, the barrier metal thin film layer (FIGS. 1 and 2) is formed at the portion contacting the solder bumps 7. It is common to form). The barrier metal thin film layer can be formed by electrolytic plating or electroless plating. The barrier metal material is preferably selected according to the bump material to be used. For example, when the bump material is Pb-Sn solder, the barrier metal thin film layer can be formed of Ni (about 2.0 m thick) and Au (about 0.1 m thick). In the case where the bump material is In solder, In-Sn solder, or In-Pb solder, Pt may be used as the barrier metal material, and when bump material is Au, Pb and Pt may be used as the barrier metal material.
상술한 설명으로부터 이해할 수 있는 바와 같이, 본 발명의 박막 칩 콘덴서는 유전체 박막층을 졸-겔법을 반복하여 형성하는 것을 제외하고, 통상의 반도체 장치의 생산에 이용되고 있는 박막 형성 방법 및 범프 형성 방법을 이용하여 제조된다. 졸-겔법이 잘 알려져 있는 것과 동일하게, 이와 같은 박막 형성 방법도 범프 형성 방법도 광범위하게 알려져 있으므로, 여기에서 상세히 설명하지는 않았다. 하기 의 실시예에서는, 이들 방법의 일 예가 구체적으로 기재되어 있다.As can be understood from the above description, the thin film chip capacitor of the present invention is a thin film forming method and a bump forming method used in the production of a conventional semiconductor device, except that the dielectric thin film layer is repeatedly formed by the sol-gel method. It is manufactured using. As the sol-gel method is well known, such a thin film forming method and a bump forming method are widely known, and thus are not described in detail here. In the following examples, examples of these methods are described in detail.
〈실시예〉<Example>
다음에, 실시예에 의해 본 발명을 다시 설명한다. 본 발명이 이들 실시예에 의해 한정되지 않는 것은 말할 것도 없다.Next, the present invention will be described again by way of examples. It goes without saying that the present invention is not limited by these examples.
〈실시예 1〉<Example 1>
이 예는 유전체 재료로서 STO(SrTiO3)의 결정을 사용한 박막 칩 콘덴서를 설명한다.This example describes a thin film chip capacitor using a crystal of STO (SrTiO 3 ) as the dielectric material.
도 5의 (a)에서 나타낸 바와 같이, 두께 650㎛의 실리콘 기판(21)을 습윤 조건 하에서 1000℃에서 열산화하고, 기판 표면에 두께 0.3㎛의 산화막(도시하지 않음)을 형성한 후, 이 산화막 위에 스퍼터법으로 두께 0.3㎛의 Pt 박막을 퇴적하고, 그리고 이 Pt 박막을 패터닝화하여 하부 전극 박막층(22)을 형성한다.As shown in Fig. 5A, the silicon substrate 21 having a thickness of 650 mu m is thermally oxidized at 1000 DEG C under wet conditions, and an oxide film (not shown) having a thickness of 0.3 mu m is formed on the substrate surface. A Pt thin film having a thickness of 0.3 μm is deposited on the oxide film by a sputtering method, and the Pt thin film is patterned to form the lower electrode thin film layer 22.
다음에, 하부 전극 박막층(22) 상에 STO의 출발 물질인 금속 알콜레이트를 포함하는 용액 (주식 회사 고순도 화학 연구소의 ST-06)을 스핀 코팅하고, 0.1㎛의 도막을 형성한 후, 200℃에서 30분간 건조시키고 (이 건조는 데시게이터를 사용하여 행해도 좋다), 이어서 산소 분위기 중에 500℃에서 60분간 열처리하여 STO의 건조 겔을 형성한다. 금속 알콜레이트 용액의 도포로부터 건조 겔의 형성에 이르는 일련의 작업을 다시 2회 반복한다. 최종 (즉, 3회 째) 건조 겔의 형성 후, 계속되는 산소 분위기하에서 650℃에서 결정화 열처리를 60분간 행하여, 제1 결정 박막(23a)을 형성한다(도 5의 (b)).Next, after spin-coating a solution containing a metal alcoholate as a starting material of STO (ST-06, a high purity chemistry laboratory) on the lower electrode thin film layer 22, and forming a coating film having a thickness of 0.1 μm, 200 ° C. Dried for 30 minutes (this drying may be performed using a desiccator), and then heat-treated at 500 ° C. for 60 minutes in an oxygen atmosphere to form a dried gel of STO. The series of operations from the application of the metal alcoholate solution to the formation of a dry gel is repeated again. After formation of the final (ie, third) dry gel, the crystallization heat treatment is performed at 650 ° C. for 60 minutes in a continuous oxygen atmosphere to form the first crystal thin film 23a (FIG. 5B).
이 제1 결정 박막(23a) 상에, STO의 유전체 박막 형성용 ST-06을 희석하여 고형분 농도를 0.6중량%로 저하시킨 용액을 스핀 코팅하여 0.03㎛의 도막을 형성하고, 200℃에서 30분간 건조시키고, 산소 분위기 중에서 500℃에서 60분간 가열후, 얻어진 겔을 계속하여 650℃에서 60분간 가열하여 결정화시키고, 제2 결정 박막(23b)를 형성하여, 유전체 박막층(23)을 제작한다(도 5의 (b)).On this first crystal thin film 23a, a solution obtained by diluting ST-06 for forming a dielectric thin film of STO and lowering the solid content concentration to 0.6% by weight was formed by spin coating to form a coating film of 0.03 mu m, and at 30 DEG C for 30 minutes. After drying, heating at 500 ° C. for 60 minutes in an oxygen atmosphere, the obtained gel is subsequently heated at 650 ° C. for 60 minutes to crystallize, and a second crystal thin film 23 b is formed to prepare a dielectric thin film layer 23 (FIG. 5 (b)).
다음에, 도 5의 (c)에서 나타낸 바와 같이, 형성한 유전체 결정 박막(23)을 에칭하여 하부 전극 접속용 콘택트 홀(24)을 형성한다. 에칭액으로는 2.5%HF 또는 2.5%BHF (완충제 함유 HF)를 사용한다. 이어서, 상부 전극 박막층을 구성하는 CrW, Cu, CrW 박막을 스퍼터법에 의해 각각 0.1㎛, 1.0㎛, 0.1㎛의 두께로 형성하고, 에칭에 의해 패터닝하여 상부 전극 박막층(25)을 형성한다. 도 5의 (c)에서는, 간단하게 하기 위해, 상부 전극 박막층(25)을 구성하는 상기 세 개의 박막은 나타내지 않았다. 또, 이 도면 및 이하에서 참조하는 도 5의 (d), 도 6의 (a) 및 도 6의 (b)에서는, 유전체 결정 박막층(23)을 구성하는 두 개의 결정 박막(23a과 23b)은 또한 간단하게 하기 위해 도시하지 않았다.Next, as shown in FIG. 5C, the formed dielectric crystal thin film 23 is etched to form the lower electrode contact contact 24. As etching liquid, 2.5% HF or 2.5% BHF (buffer-containing HF) is used. Subsequently, CrW, Cu, and CrW thin films constituting the upper electrode thin film layer are formed to have a thickness of 0.1 μm, 1.0 μm, and 0.1 μm, respectively, by a sputtering method, and patterned by etching to form the upper electrode thin film layer 25. In FIG. 5C, for simplicity, the three thin films constituting the upper electrode thin film layer 25 are not shown. 5 (d), 6 (a), and 6 (b) referred to in this drawing and below, the two crystal thin films 23a and 23b constituting the dielectric crystal thin film layer 23 are Also not shown for simplicity.
계속하여, 상부 전극 박막층(25) 상에 감광성 폴리이미드 (아사히 가세이 사 제품인 PIMELG7613N)를 도포하고, 자외선으로 중합하고 그 후 열경화시켜 두께 5.0㎛의 막 두께를 형성한다. 이 막 두께를 에칭으로 패터닝하여, 하부 전극 박막층(22)으로 형성하는 콘택트홀(24')과 상부 전극 박막층(25)으로 통하는 콘택트 홀(27)을 구비한 보호막박층(26)을 형성한다(도 5의 (d)).Subsequently, a photosensitive polyimide (PIMELG7613N manufactured by Asahi Kasei Co., Ltd.) is applied onto the upper electrode thin film layer 25, polymerized with ultraviolet rays, and then thermally cured to form a film thickness of 5.0 탆. The film thickness is patterned by etching to form a protective film thin layer 26 having a contact hole 24 'formed of the lower electrode thin film layer 22 and a contact hole 27 passing through the upper electrode thin film layer 25 ( (D) of FIG. 5).
보호 박막층(26) 상에 두께 2.0㎛의 Ni막과 두께 0.1㎛의 Au막을 순차 도금법으로 형성하고, 패터닝하여 범프의 하지층이 되는 배리어 메탈 박막층(28)을 형성한다(도 6의 (a)). 이 도면에서, 배리어 메탈 박막층(28)을 구성하는 Ni막과 Au막은 간단하게 하기 위해 도시하지 않았다.On the protective thin film layer 26, a Ni film having a thickness of 2.0 mu m and an Au film having a thickness of 0.1 mu m are sequentially formed and patterned to form a barrier metal thin film layer 28 which becomes a base layer of bumps (Fig. 6 (a)). ). In this figure, the Ni film and Au film constituting the barrier metal thin film layer 28 are not shown for simplicity.
이어서, 콘택트홀(28)의 위치에 직경 100㎛의 땝납 (Pb/Sn=40/60wt%)의 볼을 배치하고, 200℃에서 60초간 열처리하여 리플로시켜, 땝납 범프(29)를 형성한다(도 6의 (b)).Subsequently, a ball of solder (Pb / Sn = 40 / 60wt%) having a diameter of 100 μm is placed at the position of the contact hole 28, heat treated at 200 ° C. for 60 seconds to reflow to form the solder bumps 29. (FIG. 6B).
이와 같이 하여 제조한 박막 칩 콘덴서의 특성을 측정한다. 구한 결과를 제2 유전체 결정 박막(23b)을 형성한 것을 제외하고 동일하게 제조한 박막 칩 콘덴서에 대하여 구한 결과와 비교하여, 도 7에서 나타낸다. 실선이 본 발명의 실시예의 콘덴서에 대한 결과이고, 점선이 비교용 콘덴서에 대한 결과이다. 본 발명의 콘덴서에서는 콘덴서에 비하여 누설 전류가 약 1/3로 저하한 것을 알 수 있다.The characteristics of the thin film chip capacitor thus produced are measured. The obtained result is shown in FIG. 7 compared with the result obtained for the thin film chip capacitor manufactured in the same manner except that the second dielectric crystal thin film 23b was formed. The solid line is the result for the capacitor of the embodiment of the present invention, and the dotted line is the result for the capacitor for comparison. In the capacitor of the present invention, it can be seen that the leakage current is reduced to about one third of that of the capacitor.
〈실시예 2〉<Example 2>
유전체 박막층으로서 두 개의 STO 막 대신에 두 개의 BST ((Ba, Sr)TiO3)막을 이용한 것을 제외하고, 실시예 1과 동일하게 하여 박막 칩 콘덴서를 제조한다. BST막의 형성에는, 주식회사 고순도 화학 연구소 제품인 알콜레이트 용액(BST-06)을 실시예 1과 동일한 조건으로 사용한다.A thin film chip capacitor was prepared in the same manner as in Example 1 except that two BST ((Ba, Sr) TiO 3) films were used instead of two STO films as the dielectric thin film layer. In forming the BST film, an alcoholate solution (BST-06) manufactured by High Purity Chemical Research Institute Co., Ltd. is used under the same conditions as in Example 1.
제조한 박막 칩 콘덴서의 특성을 측정한다. 구한 결과를 제2 유전체 결정 박막을 형성한 것을 제외하고 동일하게 제조한 박막 칩 콘덴서에 대해서 구한 결과와 비교하여 도 8에서 나타낸다. 이 도면에서도, 실선이 본 발명의 실시예의 콘덴서에 대한 결과이고, 점선이 비교용 콘덴서에 대한 결과이다. 이 경우에도, 본 발명의 콘덴서에서는 비교의 콘덴서에 비하여 누설 전류가 약 1/3로 저하하고 있다.The characteristics of the manufactured thin film chip capacitor are measured. The obtained result is shown in FIG. 8 in comparison with the result obtained for the thin film chip capacitor manufactured in the same manner except that the second dielectric crystal thin film was formed. Also in this figure, the solid line is the result for the capacitor of the embodiment of the present invention, and the dotted line is the result for the capacitor for comparison. Also in this case, in the capacitor of the present invention, the leakage current is reduced to about 1/3 compared with that of the comparative capacitor.
이상 설명한 바와 같이, 본 발명에 의하면, 유전체층의 결정 입계를 경로로 하는 누설 전류를 크게 억제한, 전기적 특성이 우수한 박막 칩 콘덴서를 제공할 수 있다.As described above, according to the present invention, it is possible to provide a thin film chip capacitor having excellent electrical characteristics in which leakage current through the grain boundary of the dielectric layer is largely suppressed.
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100799117B1 (en) * | 2001-12-21 | 2008-01-29 | 주식회사 하이닉스반도체 | Method of fabricating capacitor in semiconductor device |
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