KR19990027317A - 복합 영상 처리 장치 - Google Patents

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Abstract

본 발명에 따른 복합 영상 처리 장치는, 서로 다른 규격의 영상 신호들을 동시에 처리하여 공통 입출력 버스에 전송하는 복합 영상 처리 장치에 관련된다. 각 영상 신호의 전송 채널과 상기 공통 입출력 버스 사이에는 영상 인터페이스 및 영상 램이 마련된다. 영상 인터페이스는, 해당되는 전송 채널로부터의 영상 신호를 디지털 영상 데이터로 변환시킨다. 영상 램은, 입력된 타이밍 제어 신호 및 어드레스에 따라, 상기 영상 인터페이스 또는 호스트 제어기로부터의 데이터를 지정된 어드레스 영역에 저장하거나, 저장되어 있는 영상 데이터를 상기 공통 입출력 버스에 전송한다.

Description

복합 영상 처리 장치
본 발명은 서로 다른 규격의 영상 신호들을 동시에 처리하는 복합 영상 처리 장치에 관한 것이다.
자동화 공정에 사용되는 머신 비젼 시스템에는 복수의 카메라들이 사용될 수 있다. 예를 들어, 한 카메라는 작업 대상의 위치를 검출하기 위하여 사용되고, 다른 한 카메라는 완성된 제품의 외관을 검사할 때 사용될 수 있다. 이와 같은 카메라들은 서로 다른 규격(specification) 예를 들어, 서로 다른 처리 속도를 지닐 수 있다. 따라서, 서로 다른 규격의 영상 신호들을 동시에 처리하는 복합 영상 처리 장치가 필요하다.
종래의 복합 영상 처리 장치는, 각 영상 채널을 통하여 입력되는 영상 신호들을 일괄적으로 포착(acquisition)하여 처리하도록 되어 있다. 이와 같은 종래의 복합 영상 처리 장치는 미국 특허 제5,526,050호에 잘 설명되어 있다.
도 1을 참조하면, 종래의 복합 영상 처리 장치는 포착 시스템(12) 및 화소 버퍼(16)를 포함한다. 포착 시스템(12)은 각 영상 신호를 처리하여 패킷 데이터를 발생시킨다. 포착 시스템(12)으로부터의 패킷 데이터는 화소 버퍼(16)에 일시 저장된 후, 영상 어드레스 발생기(44)에 의하여 분류되어 대용량 메모리(20)에 저장된다.
포착 시스템(12)은 각각의 영상 인터페이스(22), 각각의 FIFO(First In First Out) 버퍼(24) 및 패킷 운영기(26)를 포함한다. 각각의 영상 인터페이스(22)는 해당되는 영상 채널(14)로부터의 영상 신호를 인터페이싱하여 해당되는 FIFO 버퍼(24)에 저장한다. 각각의 FIFO 버퍼(24)는 저장된 영상 데이터를 패킷 운영기(26)에 출력한다. 패킷 운영기(26)는, 각각의 FIFO 버퍼(24)에 저장된 영상 데이터의 양을 감시하여, 입력된 영상 데이터의 출력을 제어한다. 여기서, 패킷 운영기(26)는 시스템 클럭 신호(40)에 동기되어 동작한다.
각 영상 채널(14)로부터의 영상 신호(34)는 화소 데이터 정보를 가진 아날로그 신호이다. 각각의 영상 인터페이스(22)는 이 아날로그 신호를 디지털 신호로 변환시키고, 일련의 영상 포착 제어 신호(36)를 발생시킨다. 이 영상 포착 제어 신호는 수평 리셋, 수직 리셋, 필드, 기록 인에이블(write enable) 및 화소(pixel) 클럭 신호를 포함한다. 각각의 영상 인터페이스(22)에서 출력되는 영상 데이터는 직렬 화소 데이터로서, 예를 들어, 8 비트 단위로 각 화소의 정보를 지닌다.
패킷 운영기(26)에는 각 FIFO 버퍼(24)에 대한 각각의 화소 카운터(28)가 마련되어 있다. 이들은 각 FIFO 버퍼(24)로부터의 화소 신호의 수를 계수하여 감시한다. 이때, 각각의 화소 카운터(28)는 해당되는 영상 인터페이스(22)로부터 기록 인에이블 신호가 인가되는 동안 화소 클럭 펄스들을 계수한다.
패킷 운영기(26) 내에 마련된 각각의 패킷 카운터(30)는, 각 FIFO 버퍼(24)로부터 입력된 영상 데이터의 패킷 수를 계수하여 감시한다. 예를 들어, 화소 신호의 수가 32 개이면 1 개의 패킷으로 계수한다. 패킷 운영기(26)는 32 개의 화소 신호를 패킷 단위로서 출력 버스(42)를 통하여 영상 화소 버퍼(16)로 출력한다.
영상 화소 버퍼(16)는 입력된 패킷 단위의 영상 신호를 일시 저장한다. 이때, 저장에 사용될 어드레스는 영상 어드레스 발생기(46)로부터 발생된다. 이 영상 어드레스 발생기(46)는 패킷 운영기(26)로부터의 영상 버스트 신호(46) 및 VUI(Video Micro Interrupt) 신호(48)의 제어를 받는다. 이 VUI 신호(48)는 패킷 신호의 형식(type) 및 채널 정보를 부호화한다. 여기서, 채널 정보란, 각 패킷 데이터에 해당되는 채널 번호를 의미한다. 형식 정보는 영상 포착 제어 신호(36)를 부호화함으로써 구해진다.
영상 화소 버퍼(16)에 저장된 데이터는 출력 버스(50, 52)를 통하여 대용량 메모리(20)에 저장된다. 이때, 메모리 타이밍 발생기(18)는 출력 버스(52)상의 데이터가 대용량 메모리(20)의 지정된 어드레스 위치에 저장되도록 적절한 타이밍 신호를 발생시킨다.
상기와 같은 종래의 복합 영상 처리 장치는, 각 영상 채널을 통하여 입력되는 영상 신호들을 일괄적으로 포착(acquisition)하여 처리하도록 된 구조이므로, 이에 따른 하드웨어 및 소프트웨어의 구성이 복잡하다는 문제점이 있다.
본 발명의 목적은, 각 영상 채널을 통하여 입력되는 영상 신호들을 개별적으로 직접 처리할 수 있는 구조의 복합 영상 처리 장치를 제공하는 것이다.
도 1은 종래의 복합 영상 처리 장치를 나타낸 블록도이다.
도 2는 본 발명에 따른 복합 영상 처리 장치를 나타낸 블록도이다.
도 3은 도 2의 장치의 8/16 비트수 변환기의 내부 블록도이다.
도 4는 도 2의 장치의 영상 램의 내부 블록도이다.
도면의 주요 부분에 대한 부호의 설명
7...영상 처리 모듈, 12...포착(acquisition) 시스템,
14, 61, 62, 63...영상 채널, 16...화소(pixel) 버퍼,
18...메모리 타이밍 발생기, 20...대용량 메모리,
22, 71...영상 인터페이스, 24...FIFO 버퍼,
26...패킷 운영기, 34...영상 신호,
36...영상 포착 제어 신호, 40...시스템 클럭 신호,
42, 50, 52...출력 버스, 44...영상 어드레스 발생기,
46...영상 버스트 신호, 48...VUI 신호,
64...다이나믹 램, 72...8/16 비트수 변환기,
73...어드레스 발생기, 74...타이밍 발생기,
75...영상 램, 76, 77...멀티플렉서.
상기 목적을 이루기 위한 본 발명의 복합 영상 처리 장치는, 서로 다른 규격의 영상 신호들을 동시에 처리하여 공통 입출력 버스에 전송하는 복합 영상 처리 장치에 관련된다. 상기 각 영상 신호의 전송 채널과 상기 공통 입출력 버스 사이에는, 영상 인터페이스 및 영상 램이 마련된다. 상기 영상 인터페이스는, 해당되는 전송 채널로부터의 영상 신호를 디지털 영상 데이터로 변환시킨다. 상기 영상 램은, 입력된 타이밍 제어 신호 및 어드레스에 따라, 상기 영상 인터페이스 또는 호스트 제어기로부터의 데이터를 지정된 어드레스 영역에 저장하거나, 저장되어 있는 영상 데이터를 상기 공통 입출력 버스에 전송한다.
본 발명의 상기 각각의 영상 램은 상기 타이밍 제어 신호 및 어드레스에 따라 해당되는 영상 신호를 저장하거나 전송하므로, 각 영상 채널을 통하여 입력되는 영상 신호들이 개별적으로 직접 처리될 수 있다.
바람직하게는, 상기 각 영상 신호의 전송 채널과 상기 공통 입출력 버스 사이에는 어드레스 발생기, 제1 멀티플렉서, 타이밍 발생기 및 제2 멀티플렉서가 더 마련된다. 상기 어드레스 발생기는, 상기 영상 인터페이스로부터 제공되는 화소 클럭 신호의 펄스 수를 계수하여 어드레스를 발생시킨다. 상기 제1 멀티플렉서는, 상기 어드레스 발생기로부터의 어드레스와, 호스트 제어기로부터 상기 공통 입출력 버스를 통하여 입력되는 어드레스를 선택하여, 상기 영상 램에 입력시킨다. 상기 타이밍 발생기는, 상기 영상 인터페이스로부터 제공되는 화소 클럭 신호의 펄스 수를 계수하여, 그 결과를 소정의 제어 논리에 따라 처리하여 타이밍 제어 신호를 발생시킨다. 상기 제2 멀티플렉서는, 상기 타이밍 발생기로부터의 타이밍 제어 신호와, 상기 호스트 제어기로부터 상기 공통 입출력 버스를 통하여 입력되는 타이밍 제어 신호를 선택하여, 상기 영상 램에 입력시킨다.
한편, 상기 영상 램은, 셀 어레이, 데이터 직렬 입력부, 데이터 병렬 입출력부, 어드레스 입력부 및 제어부를 포함하는 것이 바람직하다. 상기 셀 어레이에는, 상기 영상 인터페이스 또는 상기 공통 입출력 버스로부터의 영상 데이터가 저장된다. 상기 데이터 직렬 입력부는, 상기 영상 인터페이스로부터의 영상 데이터를 직렬 데이터로 변환하여 상기 셀 어레이에 입력시킨다. 상기 데이터 병렬 입출력부는, 공용 병렬 포트가 마련되어, 상기 호스트 제어기로부터의 데이터를 상기 셀 어레이에 입력시키거나, 상기 셀 어레이에 저장된 데이터를 상기 공통 입출력 버스로 출력시킨다. 상기 어드레스 입력부는, 입력된 어드레스에 따라, 상기 셀 어레이의 데이터가 선택되게 한다. 상기 제어부는, 입력된 타이밍 제어 신호에 따라, 전체적 동작 타이밍을 제어한다.
이하 본 발명의 바람직한 실시예를 상세히 설명한다.
도 2를 참조하면, 본 실시예의 복합 영상 처리 장치는, 서로 다른 규격의 영상 신호들을 동시에 처리하여 공통 입출력 버스로서의 64 비트 입출력 버스에 전송하도록 되어 있다. 각 영상 신호의 전송 채널(61, 62, 63) 예를 들어, 각각의 카메라와 64 비트 입출력 버스 사이에는, 영상 인터페이스(71) 및 영상 램(75)이 마련된다. 각각의 영상 인터페이스(71)는, 해당되는 전송 채널(61, 62, 63)로부터의 영상 신호를 디지털 영상 데이터로 변환시킨다. 영상 인터페이스(71)로부터의 영상 신호는 8 비트의 병렬 데이터이므로, 8/16 비트수 변환기(72)를 통하여 16 비트의 병렬 데이터로 변환된다. 각각의 영상 램(75)은, 입력된 5 비트의 타이밍 제어 신호 및 9 비트의 어드레스에 따라, 8/16 비트수 변환기(72) 또는 호스트 제어기 즉, CPU(Central Processing Unit, 65)로부터의 영상 데이터를 지정된 어드레스 영역에 저장하거나, 저장되어 있는 영상 데이터를 64 비트 입출력 버스를 통하여 대용량의 다이나믹 램(64)으로 전송한다.
또한, 각 영상 신호의 전송 채널(61, 62, 63)과 64 비트 입출력 버스 사이에는 어드레스 발생기(73), 제1 멀티플렉서(76), 타이밍 발생기(74) 및 제2 멀티플렉서(77)가 마련되어 있다. 어드레스 발생기(73)는, 영상 인터페이스(71)로부터 제공되는 화소 클럭 신호(pixel clock signal)의 펄스 수를 계수하여 9 비트의 어드레스를 발생시킨다. 제1 멀티플렉서(76)는, 어드레스 발생기(73)로부터의 9 비트 어드레스와, CPU(65)로부터 64 비트 입출력 버스를 통하여 입력되는 9 비트 어드레스를 선택하여, 영상 램(75)에 입력시킨다. 타이밍 발생기(74)는, 영상 인터페이스(71)로부터 제공되는 화소 클럭 신호의 펄스 수를 계수하여, 그 결과를 소정의 제어 논리에 따라 처리하여 5 비트의 타이밍 제어 신호를 발생시킨다. 제2 멀티플렉서(77)는, 타이밍 발생기(74)로부터의 5 비트 타이밍 제어 신호와, CPU(65)로부터 64 비트 입출력 버스를 통하여 입력되는 5 비트 타이밍 제어 신호를 선택하여, 영상 램(75)에 입력시킨다.
제1 멀티플렉서(76)는, 어드레스 발생기(73)로부터의 9 비트 어드레스와, CPU(65)로부터 64 비트 입출력 버스를 통하여 입력되는 9 비트 어드레스가 동시에 입력되면, CPU(65)로부터 64 비트 입출력 버스를 통하여 입력되는 9 비트 어드레스를 우선적으로 출력한다. 이와 마찬가지로, 제2 멀티플렉서(77)는, 타이밍 발생기(74)로부터의 5 비트 타이밍 제어 신호와, CPU(65)로부터 64 비트 입출력 버스를 통하여 입력되는 5 비트 타이밍 제어 신호가 동시에 입력되면, CPU(65)로부터 64 비트 입출력 버스를 통하여 입력되는 5 비트 타이밍 제어 신호를 우선적으로 출력한다.
도 3을 참조하면, 8/16 비트수 변환기(도 2의 72)에는 8 비트 래치들(721, 722)이 병렬로 연결되어 있다. 제1 래치(721)는 클럭 신호(CLK)가 로우(Low) 상태일 때 8 비트의 영상 데이터를 입력받는다. 이와 반대로 제2 래치(722)는 클럭 신호(CLK)가 하이(High) 상태일 때 8 비트의 영상 데이터를 입력받는다. 이에 따라, 제1 래치(721)로부터의 제1 영상 데이터 및 제2 래치(722)로부터의 제2 영상 데이터는, 서로 조합되어 16 비트의 영상 데이터를 형성한다. 이 16 비트의 영상 데이터는 영상 램(도 2의 75)의 지정된 어드레스의 위치에 저장된다.
도 4를 참조하면, 영상 램(75)은, 셀 어레이(755), 데이터 직렬 입력부(751), 데이터 병렬 입출력부(754), 어드레스 입력부(752) 및 제어부(753)를 포함한다. 셀 어레이(755)에는, 8/16 비트수 변환기(도 2의 72) 또는 64 비트 입출력 버스로부터의 영상 데이터가 저장된다. 데이터 직렬 입력부(751)는, 8/16 비트수 변환기(72)로부터의 영상 데이터를 직렬 데이터로 변환하여 셀 어레이(755)에 입력시킨다. 데이터 병렬 입출력부(754)는, 공용 병렬 포트가 마련되어, CPU(도 2의 65)로부터의 데이터를 셀 어레이(755)에 입력시키거나, 셀 어레이(755)에 저장된 데이터를 64 비트 입출력 버스로 출력시킨다. 어드레스 입력부는, 입력된 9 비트의 어드레스에 따라, 셀 어레이(755)의 데이터가 선택되게 한다. 제어부(753)는, 입력된 5 비트의 타이밍 제어 신호에 따라, 전체적 동작 타이밍을 제어한다.
이상 설명된 바와 같이, 본 발명에 따른 복합 영상 처리 장치에 의하면, 각 영상 채널을 통하여 입력되는 영상 신호들을 개별적으로 직접 처리할 수 있는 구조이므로, 이에 따른 하드웨어 및 소프트웨어의 구성이 단순해진다.
본 발명은, 상기 실시예에 한정되지 않고, 당업자의 수준에서 그 변형 및 개량이 가능하다.

Claims (3)

  1. 서로 다른 규격의 영상 신호들을 동시에 처리하여 공통 입출력 버스에 전송하는 복합 영상 처리 장치에 있어서,
    상기 각 영상 신호의 전송 채널과 상기 공통 입출력 버스 사이에는,
    해당되는 전송 채널로부터의 영상 신호를 디지털 영상 데이터로 변환시키는 영상 인터페이스; 및
    입력된 타이밍 제어 신호 및 어드레스에 따라, 상기 영상 인터페이스 또는 호스트 제어기로부터의 데이터를 지정된 어드레스 영역에 저장하거나, 저장되어 있는 영상 데이터를 상기 공통 입출력 버스에 전송하는 영상 램;이 마련된 것을 특징으로 하는 복합 영상 처리 장치.
  2. 제1항에 있어서, 상기 각 영상 신호의 전송 채널과 상기 공통 입출력 버스 사이에는,
    상기 영상 인터페이스로부터 제공되는 화소 클럭 신호의 펄스 수를 계수하여 어드레스를 발생시키는 어드레스 발생기;
    상기 어드레스 발생기로부터의 어드레스와, 호스트 제어기로부터 상기 공통 입출력 버스를 통하여 입력되는 어드레스를 선택하여, 상기 영상 램에 입력시키는 제1 멀티플렉서;
    상기 영상 인터페이스로부터 제공되는 화소 클럭 신호의 펄스 수를 계수하여, 그 결과를 소정의 제어 논리에 따라 처리하여 타이밍 제어 신호를 발생시키는 타이밍 발생기; 및
    상기 타이밍 발생기로부터의 타이밍 제어 신호와, 상기 호스트 제어기로부터 상기 공통 입출력 버스를 통하여 입력되는 타이밍 제어 신호를 선택하여, 상기 영상 램에 입력시키는 제2 멀티플렉서;가 더 마련된 것을 특징으로 하는 복합 영상 처리 장치.
  3. 제1항에 있어서, 상기 영상 램은,
    상기 영상 인터페이스 또는 상기 공통 입출력 버스로부터의 영상 데이터가 저장되는 셀 어레이;
    상기 영상 인터페이스로부터의 영상 데이터를 직렬 데이터로 변환하여 상기 셀 어레이에 입력시키는 데이터 직렬 입력부;
    공용 병렬 포트가 마련되어, 상기 호스트 제어기로부터의 데이터를 상기 셀 어레이에 입력시키거나, 상기 셀 어레이에 저장된 데이터를 상기 공통 입출력 버스로 출력시키는 데이터 병렬 입출력부;
    입력된 어드레스에 따라, 상기 셀 어레이의 데이터가 선택되게 하는 어드레스 입력부; 및
    입력된 타이밍 제어 신호에 따라, 전체적 동작 타이밍을 제어하는 제어부;를 포함한 것을 특징으로 하는 복합 영상 처리 장치.
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