KR19990021751A - 비트에러율을 이용한 탭 딜레이 조절방법 및 그를 이용한 탭 딜 레이 조절장치 - Google Patents

Abstract

본 발명은 페이딩 환경에서 수신신호의 디코딩 에러를 방지하여 레이크 수신기의 수신성능을 향상 시키도록하는 비트에러율을 이용한 탭 딜레이 조절방법 및 그를 이용한 탭 딜레이 조절장치에 관한 것이다.

본 발명의 비트에러율을 이용한 탭 딜레이 조절장치는 각각의 지연시간을 갖는 신호가 공급되어 조합되는 결합수단과, 지연시간을 갖는 신호의 신호세기를 검출하는 신호세기 검출수단과, 결합수단에 직렬접속되어 결합수단으로부터의 신호에서 비트 에러율을 검출하는 에러정정수단과, 신호세기 검출수단과 에러정정수단에 공통접속되어 비트 에러율과 신호세기의 값에 따라 지연시간을 선택적으로 가변하는 제어수단을 구비한다.

본 발명의 비트에러율을 이용한 탭 딜레이 조절방법 및 그를 이용한 탭 딜레이 조절장치는 페이딩 환경에서 디코딩 에러확률을 줄임과 아울러 페이딩 환경에 적응하도록 탭 딜레이를 조절하여 이동통신 단말기 및 기지국의 수신 성능을 향상시킬 수 있다.

Description

비트에러율을 이용한 탭 딜레이 조절방법 및 그를 이용한 탭 딜레이 조절장치

본 발명은 셀룰러 폰등과 같은 단말기와 기지국간에 고주파 무선통신을 제공하는 이동통신 시스템에 관한 것으로, 특히 페이딩 환경에서 수신신호의 디코딩 에러를 방지하여 레이크 수신기의 수신성능을 향상 시키도록하는 비트에러율을 이용한 탭 딜레이 조절방법 및 그를 이용한 탭 딜레이 조절장치에 관한 것이다.

통상적으로, 셀룰러 폰등과 같은 휴대용 통신 단말기는 사용자에게 양방향의 이동 무선통신의 수행을 제공한다. 이동통신 기지국(Base Station)은 코드분할 다중접속(Code Division Multiple Access ; 이하 CDMA라 함)대역확산 신호등을 사용하는 셀 사이트(Cell Site)를 통하여 휴대용 통신 단말기와 고주파(RF) 무선통신을 수행한다. 기지국은 또한 휴대용 통신 단말기의 사용자와 유선 가입자간의 통화연결을 위해 공중전화망(Public Switched Telephone network ; PSTN)과도 연결되어 있다.

한편, 이동통신 시스템에서 고주파 무선신호를 수신하는 수신기는 기지국 뿐만 아니라 단말기에도 채용되어 있다. 기지국에 채용된 수신기는 단말기로부터 전송되는 고주파 무선신호를 디코딩하여 복조를 수행하며, 단말기에 채용된 수신기는 기지국으로부터 전송된 고주파 무선신호를 디코딩하여 복조를 수행한다. 통상적인 이동통신 시스템에 적용되는 수신기를 도 1에 도시한다.

도 1을 참조하면, 통상적인 이동통신 시스템에 적용되는 수신기는 수신된 고주파 신호(RF)를 중간주파수(IF)신호로 다운 컨버팅하는 중간주파수(Intermidiate Frequency ; 이하 IF라 칭함) 처리부(2)와, IF 신호를 로우패스 필터링하는 로패스필터(LPF ; 4)오, 로패스필터(4)로부터의 아날로그 신호를 4비트의 디지털 신호로 변환하는 아날로그/디지탈변환기(ADC ; 6)와, 로패스필터(4)의 출력 신호의 세기를 검출하는 수신신호세기(RSSI)검출기(8)와, 탭지연선(Tab Delayed Line ; 이하 TDL이라 함) 구조를 갖는 레이크 수신기(10)를 구비한다.

IF 처리부(2)는 로패스필터(4)와 직렬접속되고, 로패스필터(4)는 아날로그/디지탈변환기(6)와 수신신호 세기 검출기(8)과 공통 접속된다. 아날로그/디지탈변환기(6)는 레이크 수신기(10)에 직렬 접속된다. 아날로그/디지탈변환기(6)는 로패스필터(4)로부터의 신호를 4비트 디지털 데이터로 변환하여 레이크 수신기(10)에 공급한다. IF 신호는 로패스 필터(4)에 의해 저대역 필터링되고, 아날로그/디지탈변환기(6)에 의해 한 칩(chip ; 1칩 = 1/w w=주파수)당 n으로 샘플링(통산 8 bit로 샘플링됨)된다. 이는 레이크 수신기(10)에서 상관값을 구할 때, 아날로그 값을 적분하지 못하므로 디지탈화하여 한 칩당 n 개(통상 8개)의 값으로 그 에너지를 검출하는 것을 의미한다.

도 2는 도1에 도시된 레이크 수신기(10)의 상세 구성을 설명하기 위한 블록도로서 도 2를 참조하면, 레이크 수신기(10)는 수신된 신호(4비트 디지털 신호)를 고정된 지연시간으로 지연시키는 제1 내지 제n 딜레이부(21 내지 2n)와 각 딜레이부(21 내지 2n)의 출력신호에 의사잡음(Pseudo noise ; PN) 코드를 승산하는 제1 내지 제n+1 승산기(31 내지 3n+1)로 이루어진 n+1개의 핑거(Finger)와, n+1개의 핑거에 출력 심볼(symbol)을 결합하는 결합기(40)를 구비한다.

제1 딜레이부(20)는 인접한 제2 딜레이부(21)와 제2 승산기(31)와 공통접속되고, 이어 순차적으로 각 딜레이부는 인접한 딜레이부와 한 개의 승산기에 공통접속된다. 제1 내지 제n+1 승산기(31 내지 3n+1)에는 공통적으로 의사잡음 코드(PN Code)가 공급 된다. 제1 핑거는 직접파로 아날로그/디지털 변환기(6)로부터의 4비트 디지털 데이터에 의사잡음 코드(PN code)가 승산되어 지연없이 결합기(40)에 공급된다. 제2 핑거는 입력된 디지털 데이터에 제1 딜레이부(21)에 의해 소정의 지연시간으로 지연되고 의사잡음 코드(PN code)가 더해져 결합기(40)에 공급된다. 제n+1 핑거는 제1 딜레이부(21) 내지 제n 딜레이부(2n)에 의해 누적된 지연시간으로 지연된 디지털 데이터에 의사잡음 코드가 더해져 결합기(40)에 공급된다.

레이크 수신기(10)는 페이딩 환경에 기인하여 발생된 디지탈 데이터의 지연을 다이버시티를 이용하여 동기시키는 역할을 수행한다. 즉, CDMA방식에서 통상적으로 레이크 수신기(10)를 채용하는 것은 기지국과 단말기간에 송수신이 수행될시 메인 신호는 물론 건물, 지형등에 의해 지연된 신호가 포함되기 때문이다. 따라서, 이러한 신호들을 수신하는 수신단(단말기 또는 기지국)에서는 디코딩(비터비 디코딩)하기 전에 레이크수신기(10)를 이용하여 페이딩에 의한 시간지연 만큼의 지연 과정을 갖게 한 다음, 메인신호 샘플과 지연신호 샘플(적어도 2타임 시프트)에 대해 상관 과정을 수행한다. 그 상관결과를 심볼 결합기(40)에서 결합하여 신호의 내용을 결정하는 것이다. 레이크 수신기(10)는 다수의 딜레이부(21 내지 2n)에 의해 상관과정을 수행하므로 탭지연선(Tab Delayed Line ; TDL)의 구조라 하며 여기서, 딜레이부(21 내지 2n)의 지연량은 고정되어 있다. 그러나 탭 딜레이를 고정함에 따라 다양한 경로를 거쳐온 수신 신호들을 제대로 동기시키지 못하여 디코딩 에러가 발생하는 경우가 있었다.

이러한 문제를 해결하기 위하여, 수신신호의 수신신호세기(Received Signal Strength Identity ; 이하 RSSI라 함)를 이용하여 레이크 수신기의 탭 딜레이를 조절하는 방법이 기출원된 한국특허 P96-69502에서 제안된 바 있다. 제안된 기술에서, 탭딜레이를 조절하는 방법은 탭딜레이가 정해진 시간(예를 들면, 10ms) 마다 RSSI의 크기에 따라 탭 딜레이를 조절하는 것이다. 이에 따라, 종래 기술에 따른 레이크수신기의 탭딜레이 방법은 단말기의 이동속도가 빨라서 페이딩 골이 심하게 생기는 경우와 그렇지 않은 경우에 지연시간을 조절할 필요가 있다. 또한, 레이크 수신기의 탭 딜레이는 페이딩 채널과 같은 지연량을 가져야 다이버시티를 통해 상관과정이 이루어진다. 그러나 페이딩 채널에 의한 칩 지연은 채널환경에 따라 달라지며 경로의 수도 달라진다. 따라서, 레이크 수신기가 최적의 상관관계를 이룰 수 있도록 탭 딜레이의 제어가 요구된다.

따라서, 본발명의 목적은 페이딩 환경에서 디코딩 에러확률을 줄임과 아울러 페이딩 환경에 적응하는 탭 딜레이 조절을 이용하여 이동통신 단말기 및 기지국의 수신 성능을 향상시키도록한 비트에러율을 이용한 탭 딜레이 조절방법 및 그를 이용한 탭 딜레이 조절장치를 제공 하는데 있다.

도 1은 통상적인 이동통신 시스템에 적용되는 수신기의 블럭도.

도 2는 제1도중 레이크 수신기의 상세 블럭도.

도 3은 본 발명의 실시예에 따른 비트에러율을 이용한 탭 딜레이 조절장치의 상세 블록도.

도 4는 도 3에 도시된 딜레이 제어부의 탭 딜레이 조절에 대한 동작제어 흐름도.

도 5는 종래의 탭 딜레이 고정방식과 본 발명의 탭 딜레이 조절방식을 비교하여 나타낸 도면.

도면의 주요 부분에 대한 부호의 설명

2 : 중간주파수 처리부4 : 로패스 필터

6 : 아날로그/디지탈 변환기8,44,45 : 수신신호기 검출부

10 : 레이크 수신기21 내지 2n : 딜레이부

31 내지 3n+1 : 승산기40, 46 : 결합기

41,42,43 : 핑거47 : 비터비 디코더

48 : 딜레이 제어부

상기 목적을 달성하기 위하여, 본 발명의 비트에러율을 이용한 탭 딜레이 조절장치는 각각의 지연시간을 갖는 신호가 공급되어 조합되는 결합수단과, 지연시간을 갖는 신호의 신호세기를 검출하는 신호세기 검출수단과, 결합수단에 직렬접속되어 결합수단으로부터의 신호에서 비트 에러율을 검출하는 에러정정수단과, 신호세기 검출수단과 에러정정수단에 공통접속되어 비트 에러율과 신호세기의 값에 따라 지연시간을 선택적으로 가변하는 제어수단을 구비한다.

본 발명의 비트에러율을 이용한 탭 딜레이 조절방법은 지연시간을 갖는 신호를 입력하는 과정과, 지연시간으로부터 비트에러율과 신호세기를 검출하는 과정과, 상기 비트에러율을 소정의 제1 기준값과 그리고 상기 신호세기를 소정의 제2 기준값과 비교하여 그 비교 결과에 따라 상기 지연시간을 선택적으로 가변하는 조절과정을 포함한다.

상기 목적외에 본 발명의 다른 목적 및 특징들은 첨부도면을 참조한 실시예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.

이하, 도 3 내지 도 5를 참조하여 본 발명의 바람직한 실시예에 대하여 설명하기로 한다.

도 3은 본 발명에 따른 비트에러율을 이용한 탭 딜레이 조절장치를 나타내는 블록도를 도시한다.

도 3을 참조하면, 본 발명에 따른 비트에러율을 이용한 탭 딜레이 조절장치는 각각의 시간지연량에 의해 지연되는 제1 내지 제3 핑거(41 내지 43)와, 제2 및 제3 핑거(41 내지 43)에 접속되어 제2 및 제3 핑거(42, 43)로부터 평균적으로 입력되는 신호의 세기를 검출하는 제1 및 제2 RSSI 검출부(44, 45)와, 제1 내지 제3 핑거(41 내지 43)와 제1 및 제2 RSSI 검출부(44, 45)와 공통접속되어 제1 내지 제3 핑거(41 내지 43)로부터의 신호에서 한 비트(bit)의 의사잡음(PN)이 더해지는 결합기(46)와, 결합기(46)와 직렬접속되어 결합기(46)로부터의 신호에서 비트값을 디코딩(decoding)하고 에러정정을 하며 이에 따른 에러율(Bit Error Rate ; BER)을 발생하는 비터비 디코더(47)와, 제2 및 제3 핑거(42, 43)의 딜레이부(42a,43b)와 제1 및 제2 RSSI 검출부(44, 45) 및 비터비 디코더(47)와 공통접속되어 RSSI 검출부(44, 45)로부터의 RSSI 레벨과 비터비 디코더(47)로부터의 에러율로 제2 및 제3 핑거(41 내지 43)의 탭 딜레이를 조절하는 딜레이 제어부(48)를 구비한다.

아날로그/디지탈 변환기(6)로부터의 샘플링된 신호는 제1 내지 제3 노드(51 내지 53)를 경유하여 제1 핑거 내지 제3 핑거(41 내지 43)에 공통으로 공급된다.

제1 핑거(41)는 직접파를 검출하는 것으로 디지털 데이터가 지연없이 결합기(46)에 공급된다. 제2 핑거(42)와 제3 핑거(43)는 각각의 딜레이부(42a, 43a)에 의한 지연시간을 가진다. 제2 핑거(42)로부터의 출력신호는 제4 노드(54)를 경유하여 제1 RSSI 검출부(44)와 결합기(46)에 공통적으로 공급된다. 그리고 제3 핑거(43)로부터의 출력신호는 제5 노드(55)를 경유하여 제2 RSSI 검출부(45)와 결합기(45)에 공통적으로 공급된다.

제1 및 제2 RSSI 검출부(44, 45)는 제4 및 제5 노드를 경유하여 입력된 제2 및 제3 핑거의 출력신호의 세기를 검출하여 그 RSSI 레벨을 딜레이 제어부(48)에 공급한다. 비터비 디코더(47)는 결합기(46)로부터의 신호에서 에러정정을 수행하며 이에 따른 에러율(Bit Error Rate)을 딜레이 제어부(48)에 공급한다. 딜레이 제어부(48)는 제1 및 제2 RSSI 검출부(44, 45)로부터의 RSSI 레벨과 비터비 디코더(47)로부터의 에러율로 제2 및 제3 핑거(42, 43)의 딜레이부(42a, 43a)의 지연시간을 선택적으로 조절한다. 이 때, 딜레이 제어부(48)는 비터비 디코더(47)의 에러율이 특정레벨 이상이면 RSSI 레벨을 조사하고 RSSI가 특정레벨 이하이면 제2 및 제3 핑거(42, 43)의 딜레이부(42a, 43a)의 지연시간을 조절한다. 그리고 딜레이 제어부(48)는 데이터의 형태에 따라 선택적으로 탭 딜레이를 조절하는 에러율(Bit Error Rate)과 비교의 기준이되는 기준 에러율을 가변적으로 하도록 한다. 따라서, 딜레이 제어부(48)는 비교적 큰 허용 에러율을 갖는 음성 데이터는 기준 에러율을 크게하고, 중요한 데이터에서는 기준 에러율을 작게 조정한다.

도 4는 본 발명에 따른 비트에러율을 이용한 탭 딜레이 조절방법을 설명하는 흐름도로서 딜레이 제어부(48)에서 수행되어지며, 도 4의 흐름도를 도 3의 블럭도와 결부시켜 설명하기로 한다.

딜레이 제어부(48)는 제1 및 제2 RSSI 검출부(44, 45)로부터의 RSSI 레벨과 비터비 디코더(47)로부터의 에러율(Bit Error Rate ; BER)을 공급받는다. 딜레이 제어부(48)는 비터비 디코더(47)로부터의 에러율(Bit Error Rate ; 이하 BER이라 함)을 소정의 기준 에러율과 비교하여(제60 단계)

BER이 기준 에러율 보다 작은 경우, 제 60 단계를 반복 수행하여 이어서 공급되는 BER을 기준 에러율과 비교한다. 이와 달리 BER이 기준에러율 보다 큰 경우, RSSI 검출부(44, 45)로부터의 RSSI 레벨과 소정의 기준레벨과 비교한다. (제 61 단계) RSSI 레벨이 기준레벨 보다 작은 경우, 제 60 단계를 반복 수행한다. RSSI 레벨이 기준레벨 보다 큰 경우, 제2 및 제3 핑거(42, 43)의 딜레이부(42a, 43a)의 탭 딜레이를 조절하여 제 61 단계를 수행한다. (제 62단계)

기준 에러율은 써비스되어지는 데이터의 형태에 따라 적응적으로 가변되는 기준값으로 이러한 기준 에러율과 BER을 비교한 결과, BER이 기준 에러율을 보다 작은 경우 써비스되는 데이터의 수신상태가 양호하므로 탭 딜레이를 조절할 필요가 없다. 이와 달리, BER이 기준 에러율 보다 큰 경우는 검출된 RSSI를 소정의 기준값과 비교하여 그 결과 RSSI가 기준값 보다 탭 딜레이를 조절한다.

이 때, 조절되는 탭 딜레이는한 칩의 범위 안에서 조절되고, K번 샘플링한 신호에 대해서는 K개의 딜레이 조절점이 존재한다. 탭 딜레이 조절점은 각 핑거별로 독립적이며, 제1 핑거는 직접파를 검출하는 것으로 딜레이를 조절하지 않는다.

도 5는 레이크 수신기에 디지털 데이터가 입력될 때, 각 핑거의 딜레이가 고정되는 경우(도 5(A))와 가변되는 경우(도 5(B))를 설명하기 위한 도면이다.

도5(A) 및 도 5(B)를 참조하면, 레이크 수신기(10)는 다중경로로부터 수신된 신호의 상관값을 구할 때 아날로그 값을 적분하지 못하므로 디지탈화하여 한 칩당 샘플링된 K개의 값으로 그 에너지를 검출한다. 이 경우, 딜레이가 고정된 경우에 비해 딜레이가 가변되어 조절되는 경우에 페이딩 환경에 따라 칩이 지연되는 시간 만큼 레이크 수신기(10)의 딜레이를 동기시키는 것을 보여준다.

결과적으로, 본 발명에 따른 비트에러율을 이용한 탭 딜레이 조절방법 및 그를 이용한 탭 딜레이 조절장치는 BER과 RSSI를 검출하여 소정의 기준값과 비교함으로서 탭 딜레이를 조절한다.

상술한 바와같이, 본 발명의 비트에러율을 이용한 탭 딜레이 조절방법 및 그를 이용한 탭 딜레이 조절장치는 페이딩 환경에서 디코딩 에러확률을 줄임과 아울러 페이딩 환경에 적응하도록 탭 딜레이를 조절하여 이동통신 단말기 및 기지국의 수신 성능을 향상시킬 수 있다.

이상 설명한 내용을 통해 당업자 라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여 져야만 할 것이다.

Claims (4)

1. 레이크 수신기에 있어서,

   각각의 지연시간을 갖는 신호가 공급되어 조합되는 결합수단과,

   상기 지연시간을 갖는 신호의 신호세기를 검출하는 신호세기 검출수단과,

   상기 결합수단에 직렬접속되어 상기 결합수단으로부터의 신호에서 비트 에러율을 검출하는 에러정정수단과,

   상기 신호세기검출수단과 상기 에러정정수단에 공통접속되어 비트 에러율과 상기 신호세기의 값에 따라 상기 지연시간을 선택적으로 가변하는 제어수단을 구비한 것을 특징으로 하는 비트에러율을 이용한 탭 딜레이 조절장치.
2. 제 1 항에 있어서,

   상기 제어수단은 상기 비트 에러율을 소정의 제1 기준값과 비교하여 상기 비트 에러율이 상기 소정의 제1 기준값보다 큰 값을 갖는 조건에 상기 신호세기와 소정의 제2 기준값과 비교하여,

   상기 신호세기가 상기 제2 기준값 보다 큰 경우 상기 지연시간을 선택적으로 가변하는 것을 특징으로 하는 비트에러율을 이용한 탭 딜레이 조절장치.
3. 레이크 수신기에 있어서,

   지연시간을 갖는 신호를 입력하는 과정과,

   상기 지연시간으로부터 비트에러율과 신호세기를 검출하는 과정과,

   상기 비트에러율을 소정의 제1 기준값과 그리고 상기 신호세기를 소정의 제2 기준값과 비교하여 그 비교 결과에 따라 상기 지연시간을 선택적으로 가변하는 조절과정을 포함하는 것을 특징으로 하는 비트에러율을 이용한 탭 딜레이 조절방법.
4. 제 3 항에 있어서,

   상기 비트에러율이 상기 제1 기준값 보다 크고,

   상기 신호세기가 상기 제2 기준값 보다 적을 때 상기 지연시간을 조절하는 것을 특징하는 하는 비트에러율을 이용한 탭 딜레이 조절방법.