KR19990018368A

KR19990018368A - Method of manufacturing a transistor

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Publication number: KR19990018368A
Application number: KR1019970041544A
Authority: KR
Inventors: 윤기창; 피민석
Original assignee: 윤종용; 삼성전자 주식회사
Priority date: 1997-08-27
Filing date: 1997-08-27
Publication date: 1999-03-15

Abstract

마스크-롬의 셀 트랜지스터의 제조 방법이 개시되어 있다. 반도체 기판의 상부에 식각 저지층 및 화학기상증착(CVD)-절연막을 순차적으로 형성한 후, 게이트 전극이 형성될 패턴을 한정하도록 상기 CVD-절연막 및 식각 저지층을 패터닝한다. 상기 기판의 상부에 게이트 절연막 및 도전층을 순차적으로 형성한 후, 상기 도전층을 에치백하여 상기 게이트 전극이 형성될 패턴에 상기 도전층으로 이루어진 게이트 전극을 형성한다. 상기 게이트 전극의 측벽에 절연막 스페이서를 형성한 후, 상기 게이트 전극 및 소오스/드레인 영역의 상부에 살리사이드층을 형성한다. CVD 절연막을 이용하여 상감 기법으로 미리 게이트 전극이 형성될 영역을 패터닝한 후 다결정실리콘을 상기 영역에 채워넣음으로써 게이트 전극을 형성한다. 상기 CVD 절연막에 의해 게이트 전극의 길이가 미리 결정되므로 게이트 길이의 크기에 따라 발생하는 로딩 효과를 줄일 수 있으며, 상기 금속-실리사이드층을 충분히 과도식각할 수 있으므로 마이크로 브리지를 제거할 수 있다.A method of manufacturing a mask transistor of a cell transistor is disclosed. After the etch stop layer and the chemical vapor deposition (CVD) -insulating film are sequentially formed on the semiconductor substrate, the CVD-insulating film and the etch stop layer are patterned to define a pattern on which the gate electrode is to be formed. After sequentially forming a gate insulating film and a conductive layer on the substrate, the conductive layer is etched back to form a gate electrode including the conductive layer in a pattern in which the gate electrode is to be formed. After forming an insulating film spacer on the sidewall of the gate electrode, a salicide layer is formed on the gate electrode and the source / drain regions. The gate electrode is formed by patterning a region in which the gate electrode is to be formed in advance by using an CVD insulating film, and then filling polysilicon into the region. Since the length of the gate electrode is predetermined by the CVD insulating layer, a loading effect generated according to the size of the gate length may be reduced, and the metal-silicide layer may be sufficiently overetched, thereby removing the microbridge.

Description

Method of manufacturing a transistor

본 발명은 반도체 장치의 제조 방법에 관한 것으로, 보다 상세하게는 로딩 효과(loading effect)를 줄이고 마이크로 브리지(micro bridge)를 제거할 수 있는 트랜지스터의 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device, and more particularly, to a method of manufacturing a transistor capable of reducing a loading effect and removing a micro bridge.

반도체 장치가 고집적화, 고성능화 및 저전압화됨에 따라, 미세패턴 형성을 통한 트랜지스터의 게이트 전극 길이의 감소와 소자 특성의 향상을 위한 저저항 게이트 전극 물질이 요구되고 있다. 또한, 저전압화에 따른 트랜지스터의 채널 전류를 증가시키기 위해 게이트 산화막의 두께가 20nm 이하로 점점 감소되고 있다.As semiconductor devices become more integrated, higher in performance, and lower in voltage, there is a need for low resistance gate electrode materials for reducing the gate electrode length of transistors and improving device characteristics through the formation of fine patterns. In addition, the thickness of the gate oxide film is gradually reduced to 20 nm or less in order to increase the channel current of the transistor due to the lower voltage.

통상적으로 사용되어온 다결정실리콘 게이트 전극에 의하면, 미세화에 따른 배선 저항(R)의 증가와 배선 피치(pitch) 축소에 따른 커패시턴스(C)의 증가로 인해 신호전달지연(RC delay)이 크게 증가할 뿐만 아니라, 다른 도전 물질에 비해 상대적으로 큰 저항을 가지고 있기 때문에 소자의 주파수 특성을 저하시키게 된다. 이에 따라, 최근에는 저저항 게이트 전극 물질로서 다결정실리콘과 유사한 특성을 가지면서 그보다 저항이 수∼수십배 낮은 고융점 금속 실리사이드(silicide) 화합물이 사용되고 있으며, 그 응용폭은 날로 확대되고 있다. 특히, 다결정실리콘과 금속 실리사이드를 적층한 구조가 가장 많이 사용되고 있는데, 이를 통상 폴리사이드(polycide)라 칭하며 텅스텐(W), 탄탈륨(Ta), 티타늄(Ti), 및 몰리브덴(Mo) 등의 희토류 금속과의 화합물을 포함한다.According to the polysilicon gate electrode that has been commonly used, the signal delay (RC delay) increases not only due to an increase in wiring resistance (R) due to miniaturization and an increase in capacitance (C) due to a reduction in wiring pitch. Rather, it has a relatively large resistance compared to other conductive materials, thereby degrading the frequency characteristic of the device. Accordingly, recently, high-melting-point metal silicide compounds having properties similar to those of polycrystalline silicon but lower in resistance to several tens of times as low-resistance gate electrode materials have been used. Particularly, a structure in which polycrystalline silicon and metal silicide are laminated is most commonly used, which is commonly called polycide and rare earth metals such as tungsten (W), tantalum (Ta), titanium (Ti), and molybdenum (Mo). It includes a compound of the family.

도 1은 상기한 폴리사이드 구조의 게이트 전극을 갖는 종래의 마스크-롬(Mask ROM) 셀의 평면도이고, 도 2a 및 도 2b는 각각, 도 1의 X1 선 및 Y1 선에 따른 단면도들이다.1 is a plan view of a conventional mask ROM cell having a gate electrode having a polyside structure, and FIGS. 2A and 2B are cross-sectional views taken along lines X1 and Y1 of FIG. 1, respectively.

도 1 및 도 2를 참조하면, p형 실리콘 기판(10)의 상부에 통상의 소자분리 공정을 수행하여 필드 산화막(12)을 형성함으로써 상기 기판(10)에 액티브 영역(11)을 형성한다. 이어서, 상기 기판(10)의 상부에 게이트 산화막(14)을 형성한 후, 그 상부에 다결정실리콘층(16) 및 텅스텐-실리사이드층(WSix)(18)을 순차적으로 증착한다. 이어서, 사진식각 공정을 통해 상기 텅스텐-실리사이드층(18) 및 다결정실리콘층(16)을 연속적으로 건식 식각함으로써, 워드라인(W/L)으로 제공되는 텅스텐-폴리사이드 게이트 전극을 형성한다. 다음에, 소오스/드레인을 LDD(lightly doped drain) 접합 구조로 만들기 위해서 n^-불순물을 이온주입한 후, 결과물의 상부에 화학 기상 증착(chemical vapor deposition; CVD) 방법을 통해 산화물을 증착하고 이를 건식 식각함으로써 상기 게이트 전극의 측벽에 산화막 스페이서(22)을 형성한다. 계속해서, 상기 측벽 스페이서(22) 및 게이트 전극을 이온주입 마스크로 이용하여 n⁺불순물을 이온주입한 후, 열처리 공정을 실시하여 상기 이온주입된 n^-불순물 및 n⁺불순물을 확산 및 활성화시킴으로써, 상기 기판(10)의 표면에 LDD 구조의 소오스/드레인 영역(20, 22)을 형성한다.1 and 2, an active region 11 is formed on the substrate 10 by forming a field oxide layer 12 by performing a conventional device isolation process on the p-type silicon substrate 10. Subsequently, after the gate oxide layer 14 is formed on the substrate 10, the polysilicon layer 16 and the tungsten-silicide layer (WSix) 18 are sequentially deposited on the substrate 10. Subsequently, the tungsten-silicide layer 18 and the polysilicon layer 16 are continuously dry etched through a photolithography process to form a tungsten-polyside gate electrode provided to the word line W / L. Next, after implanting n ^- impurity to make the source / drain into a lightly doped drain (LDD) junction structure, an oxide is deposited on top of the resultant by chemical vapor deposition (CVD) and dried. The oxide film spacer 22 is formed on the sidewall of the gate electrode by etching. Subsequently, after ion implantation of n ⁺ impurities using the sidewall spacer 22 and the gate electrode as an ion implantation mask, a heat treatment process is performed to diffuse and activate the ion implanted n ⁻ impurity and n ⁺ impurity, Source / drain regions 20 and 22 of the LDD structure are formed on the surface of the substrate 10.

그러나, 상술한 종래 방법에 의하면, 폴리사이드 게이트 전극을 구성하는 텅스텐-실리사이드가 게이트 산화막과 실리콘 기판에 대해 낮은 식각 선택비를 갖기 때문에 미세한 텅스텐-폴리사이드 구조의 게이트 전극을 형성할 때 로딩 효과 및 마이크로 브리지 등의 문제들이 발생한다. 상기한 로딩 효과로 인하여, 동일한 크기로 설계되었음에도 불구하고 액티브 영역 상에서의 게이트 전극의 임계치수(critical dimension; CD)와 필드 영역 상에서의 게이트 전극의 CD가 상이해진다.However, according to the conventional method described above, since the tungsten-silicide constituting the polyside gate electrode has a low etching selectivity with respect to the gate oxide film and the silicon substrate, the loading effect when forming a gate electrode having a fine tungsten-polyside structure and Problems such as micro bridges arise. Due to the above loading effect, the critical dimension (CD) of the gate electrode on the active region and the CD of the gate electrode on the field region are different although they are designed with the same size.

또한, 마이크로 브리지를 해결하기 위하여 텅스텐-폴리사이드 게이트 전극을 형성하기 위한 식각 공정시 과도 식각을 행하게 되면, 게이트 산화막의 두께가 얇기 때문에 실리콘 기판에 피팅(pitting)이 유발된다. 이에 따라 상기 과도 식각을 충분히 수행할 수 없게 되어 마이크로 브리지가 발생하는 문제를 근본적으로 해결하지 못한다.In addition, when the excessive etching is performed during the etching process for forming the tungsten-polyside gate electrode in order to solve the micro bridge, the thickness of the gate oxide film is thin, causing fitting to the silicon substrate. As a result, the excessive etching cannot be sufficiently performed, which does not fundamentally solve the problem of generating the microbridge.

따라서, 본 발명의 목적은 로딩 효과를 줄이고 마이크로 브리지를 제거할 수 있는 트랜지스터의 제조 방법을 제공하는데 있다.Accordingly, it is an object of the present invention to provide a method for manufacturing a transistor that can reduce the loading effect and eliminate the microbridges.

도 1은 종래의 마스크-롬 셀의 평면도이다.1 is a plan view of a conventional mask-rom cell.

도 2a 및 도 2b는 각각, 도 1의 X1 선 및 Y1 선에 따른 단면도들이다.2A and 2B are cross-sectional views taken along lines X1 and Y1 of FIG. 1, respectively.

도 3은 본 발명에 의한 마스크-롬 셀의 평면도이다.3 is a plan view of a mask-rom cell according to the present invention.

도 4a 및 도 8b는 도 3에 도시한 셀 트랜지스터의 제조 방법을 설명하기 위한 단면도들이다.4A and 8B are cross-sectional views illustrating a method of manufacturing the cell transistor shown in FIG. 3.

도면의 주요 부분에 대한 부호의 설명Explanation of symbols for the main parts of the drawings

100 : 반도체 기판 102 : 필드 산화막100 semiconductor substrate 102 field oxide film

106 : 비정질 실리콘층 108 : CVD-산화막106: amorphous silicon layer 108: CVD-oxide film

110 : 게이트 산화막 112 : 다결정실리콘층110: gate oxide film 112: polysilicon layer

114 : n^-소오스/드레인 영역 116 : 측벽 스페이서114 n ^- source / drain region 116 sidewall spacers

118 : n⁺소오스/드레인 영역 120 : 살리사이드층118: n ⁺ source / drain region 120: salicide layer

상기 목적을 달성하기 위하여 본 발명은, 반도체 기판의 상부에 식각 저지층 및 화학기상증착(CVD)-절연막을 순차적으로 형성하는 단계; 게이트 전극이 형성될 패턴을 한정하도록 상기 CVD-절연막 및 식각 저지층을 패터닝하는 단계; 상기 기판의 상부에 게이트 절연막 및 도전층을 순차적으로 형성하는 단계; 상기 도전층을 에치백하여 상기 게이트 전극이 형성될 패턴에 상기 도전층으로 이루어진 게이트 전극을 형성하는 단계; 상기 게이트 전극의 측벽에 절연막 스페이서를 형성하는 단계; 및 상기 게이트 전극 및 소오스/드레인 영역의 상부에 살리사이드(salicide)층을 형성하는 단계를 구비하는 것을 특징으로 하는 트랜지스터의 제조 방법을 제공한다.In order to achieve the above object, the present invention comprises the steps of sequentially forming an etch stop layer and a chemical vapor deposition (CVD) insulating film on the semiconductor substrate; Patterning the CVD-insulating film and an etch stop layer to define a pattern on which a gate electrode is to be formed; Sequentially forming a gate insulating film and a conductive layer on the substrate; Etching back the conductive layer to form a gate electrode formed of the conductive layer in a pattern in which the gate electrode is to be formed; Forming an insulating film spacer on sidewalls of the gate electrode; And forming a salicide layer on the gate electrode and the source / drain regions.

본 발명은 CVD 절연막을 이용하여 상감(damascene) 기법으로 미리 게이트 전극이 형성될 영역을 패터닝한 후 다결정실리콘을 상기 영역에 채워넣음으로써 게이트 전극을 형성한다. 따라서, 상기 CVD 절연막에 의해 게이트 전극의 길이가 미리 결정되므로, 게이트 길이의 크기에 따라 발생하는 로딩 효과를 줄일 수 있다. 또한, 상기 CVD-절연막에 의해 금속-실리사이드층을 충분히 과도식각할 수 있으므로 마이크로 브리지를 근본적으로 제거하여 소자의 수율 향상 및 특성 안정화를 이룰수 있다.The present invention forms a gate electrode by filling a region with polycrystalline silicon after patterning a region where a gate electrode is to be formed in advance by a damascene technique using a CVD insulating film. Therefore, since the length of the gate electrode is predetermined by the CVD insulating film, the loading effect generated according to the size of the gate length can be reduced. In addition, since the metal-silicide layer can be sufficiently etched by the CVD-insulating film, it is possible to fundamentally eliminate the microbridges, thereby improving the yield of the device and stabilizing the characteristics.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 3은 본 발명에 의한 마스크-롬 셀의 평면도이고, 도 4a 및 도 8b는 도 3에 도시한 셀 트랜지스터의 제조 방법을 설명하기 위한 단면도들이다. 여기서, 각 a도는 도 3의 X선에 따른 단면도이고, 각 b도는 도 3의 Y선에 따른 단면도이다.3 is a plan view of a mask-rom cell according to the present invention, and FIGS. 4A and 8B are cross-sectional views illustrating a method of manufacturing the cell transistor shown in FIG. 3. Here, each a degree is sectional drawing along the X-ray of FIG. 3, and each b degree is sectional drawing along the Y-line of FIG.

도 4a 및 도 4b를 참조하면, p형 실리콘 기판(100)의 상부에 통상의 소자분리 공정을 통해 필드 산화막(102)을 형성함으로써 상기 기판(100)에 액티브 영역(101)을 형성한다. 이어서, 상기 기판(100)의 상부에 버퍼 산화막(104)을 30㎚ 이하의 두께로 형성한 후, 그 상부에 식각 저지층(106)으로서, 예컨대 비정질실리콘층을 50㎚ 이하의 두께로 얇게 증착한다. 계속해서, 상기 식각 저지층(106)의 상부에 CVD 방식으로 절연막(108), 예컨대 산화막을 100㎚ 이상의 두께로 두껍게 증착한다. 여기서, 상기 식각 저지층(106)은 후속 공정에서 상기 CVD-산화막(108)을 식각할 때 식각 종료층으로 작용할 수 있도록 상기 버퍼 산화막(104)과는 식각 선택비가 높은 절연막으로 형성하는 것이 바람직하다.4A and 4B, an active region 101 is formed on the substrate 100 by forming a field oxide film 102 on the p-type silicon substrate 100 through a conventional device isolation process. Subsequently, a buffer oxide film 104 is formed on the substrate 100 to a thickness of 30 nm or less, and then, as the etch stop layer 106, for example, an amorphous silicon layer is thinly deposited to a thickness of 50 nm or less. do. Subsequently, an insulating film 108, for example, an oxide film, is thickly deposited to a thickness of 100 nm or more on the etch stop layer 106 by CVD. The etch stop layer 106 may be formed of an insulating film having a high etching selectivity with the buffer oxide film 104 so that the etch stop layer 106 may serve as an etch stop layer when the CVD oxide film 108 is etched in a subsequent process. .

이어서, 게이트 전극이 형성될 패턴을 한정하도록 사진 공정을 통해 상기 CVD-산화막(108)의 상부에 감광막 패턴(109)을 형성한다. 본 발명에 의하면, 종래 방법에서처럼 텅스텐-실리사이드층의 상부에 사진 공정을 진행했을 때 보다 빛의 난반사를 줄일수 있기 때문에 미세 패턴을 용이하게 형성할 수 있을 뿐만 아니라, 로딩 효과를 줄여 게이트 전극의 CD 균일성을 좋게 할수 있다.Subsequently, a photoresist pattern 109 is formed on the CVD oxide layer 108 through a photolithography process to define a pattern on which a gate electrode is to be formed. According to the present invention, since it is possible to reduce diffused reflection of light more than when performing a photolithography process on top of the tungsten-silicide layer as in the conventional method, it is possible not only to form a fine pattern, but also to reduce the loading effect of the CD of the gate electrode. Good uniformity can be achieved.

도 5a 및 도 5b를 참조하면, 상기 감광막 패턴(109)을 식각 마스크로 이용하여 CVD-산화막(108)과 식각 저지층(106)을 차례로 건식 식각한다. 이어서, 상기 버퍼 산화막(104)을 습식 식각 공정으로 제거한 후, 상기 감광막 패턴(109)을 제거한다. 다음에, 상기 기판(100)의 상부에 열산화 공정을 수행하여 게이트 산화막(110)을 20㎚ 이하의 두께로 형성한 후, 그 상부에 다결정실리콘층(112)을 증착하고 상기 다결정실리콘층(112)을 n형 불순물, 예컨대 인(Ph)으로 도핑한다.5A and 5B, the CVD-oxide layer 108 and the etch stop layer 106 are sequentially dry-etched using the photoresist pattern 109 as an etching mask. Subsequently, after the buffer oxide film 104 is removed by a wet etching process, the photoresist pattern 109 is removed. Next, a thermal oxidation process is performed on the substrate 100 to form a gate oxide film 110 having a thickness of 20 nm or less, and then, a polysilicon layer 112 is deposited on the substrate 100, and the polysilicon layer ( 112 is doped with n-type impurities such as phosphorus (Ph).

도 6a 및 도 6b를 참조하면, 상기 CVD-산화막(108)의 표면이 노출될 때까지 상기 다결정실리콘층(112)을 에치백(etch-back)함으로써 게이트 전극(112)을 형성한다. 여기서, 상기 다결정실리콘층(112)은 CVD-산화막(108)에 대해 높은 식각 선택비를 갖고 있으므로, 충분한 과도 식각을 수행할 수 있어 마이크로-브리지의 생성을 근본적으로 막을 수 있다.6A and 6B, the gate electrode 112 is formed by etching back the polysilicon layer 112 until the surface of the CVD-oxide film 108 is exposed. Here, since the polysilicon layer 112 has a high etching selectivity with respect to the CVD-oxide film 108, sufficient transient etching can be performed to fundamentally prevent the generation of the micro-bridges.

이어서, 상기 식각 저지층(106)이 노출될 때까지 상기 CVD-산화막(108)을 건식 식각한 후, 계속해서 상기 식각 저지층(106)을 식각한다. 다음에, 상기 게이트 산화막(110)을 버퍼층으로 사용하면서 LDD 접합 구조를 형성하기 위해 n^-불순물(114)을 이온주입한다.Subsequently, the CVD-oxide layer 108 is dry etched until the etch stop layer 106 is exposed, and then the etch stop layer 106 is etched. Next, the n ⁻ impurity 114 is ion implanted to form the LDD junction structure while using the gate oxide film 110 as a buffer layer.

도 7a 및 도 7b를 참조하면, 상기 결과물의 상부에 산화막과 같은 절연막을 증착한 후, 상기 기판(100)의 표면이 노출될 때까지 상기 절연막을 에치백함으로써 상기 게이트 전극(112)의 측벽에 스페이서(116)를 형성한다. 계속해서, 상기 스페이서(116) 및 게이트 전극(112)을 이온주입 마스크로 사용하여 n⁺불순물을 이온주입함으로써, 상기 기판(100)의 표면에 스페이서(108)에 정렬되는 n⁺소오스/드레인 영역(116)을 형성한다.Referring to FIGS. 7A and 7B, an insulating film, such as an oxide film, is deposited on the resultant and then etched back to the sidewall of the gate electrode 112 until the surface of the substrate 100 is exposed. The spacer 116 is formed. Subsequently, n ⁺ impurities are implanted using the spacer 116 and the gate electrode 112 as ion implantation masks, thereby n ⁺ source / drain regions aligned with the spacers 108 on the surface of the substrate 100. 116 is formed.

도 8a 및 도 8b를 참조하면, 게이트 전극 및 소오스/드레인 전극의 저항을 낮추기 위하여 상기 게이트 전극(112)과 n⁺소오스/드레인 영역(116)의 상부에 살리사이드층(120)을 형성한다. 이어서, 열처리 공정을 실시하여 상기 이온주입된 n⁺불순물 및 n^-불순물을 확산 및 활성화시킨다.8A and 8B, the salicide layer 120 is formed on the gate electrode 112 and the n ⁺ source / drain region 116 to lower the resistance of the gate electrode and the source / drain electrode. Subsequently, a heat treatment process is performed to diffuse and activate the ion implanted n ⁺ impurities and n ⁻ impurities.

상술한 바와 같이 본 발명에 따른 트랜지스터의 제조 방법에 의하면, CVD 절연막을 이용하여 상감 기법으로 미리 게이트 전극이 형성될 영역을 패터닝한 후 다결정실리콘을 상기 영역에 채워넣음으로써 게이트 전극을 형성한다. 따라서, 상기 CVD 절연막에 의해 게이트 전극의 길이가 미리 결정되므로, 게이트 길이의 크기에 따라 발생하는 로딩 효과를 줄일 수 있다. 또한, 상기 CVD-절연막에 의해 금속-실리사이드층을 충분히 과도식각할 수 있으므로 마이크로 브리지를 근본적으로 제거하여 소자의 수율 향상 및 특성 안정화를 이룰수 있다.As described above, according to the method of manufacturing a transistor according to the present invention, a gate electrode is formed by filling a region with polycrystalline silicon after patterning a region where a gate electrode is to be formed in advance by a damascene technique using a CVD insulating film. Therefore, since the length of the gate electrode is predetermined by the CVD insulating film, the loading effect generated according to the size of the gate length can be reduced. In addition, since the metal-silicide layer can be sufficiently etched by the CVD-insulating film, it is possible to fundamentally eliminate the microbridges, thereby improving the yield of the device and stabilizing the characteristics.

상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.As described above, although described with reference to a preferred embodiment of the present invention, those skilled in the art will be variously modified without departing from the spirit and scope of the invention described in the claims below. And can be changed.

Claims

Sequentially forming an etch stop layer and a chemical vapor deposition (CVD) insulating layer on the semiconductor substrate; Patterning the CVD-insulating film and an etch stop layer to define a pattern on which a gate electrode is to be formed; Sequentially forming a gate insulating film and a conductive layer on the substrate; Etching back the conductive layer to form a gate electrode formed of the conductive layer in a pattern in which the gate electrode is to be formed; Forming an insulating film spacer on sidewalls of the gate electrode; And forming a salicide layer over the gate electrode and the source / drain regions.

The method of claim 1, wherein forming an insulating film spacer on sidewalls of the gate electrode comprises: etching the CVD-insulating film and an etch stop layer; Forming an insulating film on top of the resultant product; And etching back the insulating film until the surface of the semiconductor substrate is exposed.

The method of claim 1, wherein before the forming of the salicide layer on the gate electrode and the source / drain regions, ion implantation of source / drain impurities into a resultant in which the insulating layer spacer is formed is performed on the substrate surfaces on both sides of the gate electrode. And forming a source / drain region.