KR19990016772A

KR19990016772A - Semiconductor Device to Ensure Uniformity of Photoresist Thickness

Info

Publication number: KR19990016772A
Application number: KR1019970039439A
Authority: KR
Inventors: 이운경; 구정모
Original assignee: 윤종용; 삼성전자 주식회사
Priority date: 1997-08-19
Filing date: 1997-08-19
Publication date: 1999-03-15

Abstract

포토레지스트 두께의 균일성을 확보할 수 있는 반도체 장치가 개시되어 있다. 상기 반도체 장치는 반도체 기판의 상부에 형성된 사각형 형태의 제1 위상 영역; 상기 기판의 상부에 상기 제1 위상 영역을 감싸도록 형성된 제2 위상 영역; 및 상기 제1 위상 영역과 동일한 위상을 갖고 상기 제1 위상 영역의 모서리에 위치하는 더미 구조물을 구비한다. 상기 더미 구조물에 의해 포토레지스트 두께의 불균일성을 초래하는 패턴의 모서리를 제거할 수 있으므로, 칩 사이즈의 손실을 최소화하고 임계 치수의 균일성을 개선할 수 있다.Disclosed is a semiconductor device capable of ensuring uniformity of photoresist thickness. The semiconductor device may include a first phase region having a quadrangular shape formed on the semiconductor substrate; A second phase region formed on the substrate to surround the first phase region; And a dummy structure having the same phase as the first phase region and positioned at an edge of the first phase region. The dummy structure can eliminate edges of the pattern resulting in non-uniformity of photoresist thickness, thereby minimizing loss of chip size and improving uniformity of critical dimensions.

Description

Semiconductor Device to Ensure Uniformity of Photoresist Thickness

본 발명은 반도체 장치에 관한 것으로, 보다 상세하게는 포토리소그라피(photolithography) 공정을 수행함에 있어서 더미 구조물(dummy structure)을 이용하여 포토레지스트 두께의 균일성(uniformity)을 확보할 수 있는 반도체 장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly, to a semiconductor device capable of securing uniformity of photoresist thickness by using a dummy structure in performing a photolithography process. will be.

반도체 메모리 장치의 집적도가 증가함에 따라 패턴 피치(pitch)의 축소(shrinkage) 뿐만 아니라 제조 공정의 청정도, 셀 구조의 개선 등의 다양한 노력이 요구되고 있다. 예를 들어, 고집적화 및 대용량화에 따른 칩 사이즈의 증가는 동일한 결함 밀도(defect density)를 갖는 반도체 제조 공정에 있어서 작은 사이즈의 칩보다 훨씬 불리한데, 이는 큰 면적일수록 결함이 발생할 확률이 높기 때문이다. 이러한 결함을 유발하는 요인은 공기 중의 미립자(particle), 포토리소그라피 공정시 해상도(resolution)의 저하, 및 건식 식각 공정시 반도체 기판 상부의 토폴로지(topology)에 기인한 패턴 브리지(bridge) 등으로 매우 다양하다.As the degree of integration of semiconductor memory devices increases, various efforts such as cleanliness of the manufacturing process and improvement of cell structure are required, as well as shrinkage of the pattern pitch. For example, an increase in chip size due to high integration and capacity is much more disadvantageous than a chip of a small size in a semiconductor manufacturing process having the same defect density, because a larger area has a higher probability of generating a defect. The causes of such defects are various, such as particles in the air, a decrease in the resolution during the photolithography process, and a pattern bridge due to the topology of the upper part of the semiconductor substrate during the dry etching process. Do.

통상적으로, 메모리 셀의 사이즈를 작게 하기 위한 최소 디자인-룰의 사용은 포토리소그라피 공정의 한계 (즉, 한계 해상도)가 허용하는 범위 내에서 이루어지며, 대부분의 경우 이러한 포토리소그라피 한계에서 많은 제품 개발이 이루어지고 있다. 이러한 한계상황 부근에서의 공정 개발은 종래의 큰 디자인-룰을 사용하였던 경우에 비하여 여러 가지 공정 변수에 의한 패턴의 변화 및 의존도가 높아진다. 예를 들어, 포토리소그라피 공정에서 동일한 모양의 패턴이 조밀하고 반복적으로 형성되어 있는 경우와 동일한 모양의 패턴이 반복적이지 않은 경우, 상기 패턴들의 형상은 디자인-룰이 작을수록 차이가 커지게 된다. 이는 포토리소그라피의 한계, 즉 해상도가 뒷받침되지 않는 영역에서 광의 과다 노출로 패터닝이 되기 때문에 상기 패턴의 형상이 주위 환경에 민감하게 반응하기 때문이다.Typically, the use of minimal design-rules to reduce the size of memory cells is done within the limits of the photolithography process (ie, limit resolution), and in many cases much product development is at this photolithography limit. It is done. Process development in the vicinity of these critical situations is more dependent on the change of the pattern by a variety of process variables than when using a conventional large design rule. For example, in the photolithography process, when the same shape pattern is dense and repeatedly formed, and the same shape pattern is not repetitive, the shape of the patterns becomes larger as the design rule is smaller. This is because the pattern shape is sensitive to the surrounding environment because it is patterned due to overexposure of light in the limit of photolithography, i.e., the area whose resolution is not supported.

예를 들어, 동일한 패턴들이 조밀하고 반복적으로 형성하는 셀 어레이 영역에 포토레지스트를 도포하여 포토리소그라피 공정을 수행하면, 상기 셀 어레이의 모서리 근처에서 등고선(contour) 형태의 패턴 브리지가 발생한다. 또한, 공정이 비교적 안정되어 상기한 패턴 브리지가 생성되지 않더라도, 셀 어레이의 모서리 근처에서 임게 치수(critical dimension; CD)가 매우 불균일해지는 문제가 여전히 남아있게 된다.For example, when the photolithography process is performed by applying photoresist to a cell array region in which the same patterns are densely and repeatedly formed, a contour pattern bridge occurs near the edge of the cell array. In addition, even if the process is relatively stable and the above pattern bridge is not produced, there remains a problem of a very non-uniform critical dimension (CD) near the edge of the cell array.

도 1은 종래의 포토리소그라피 공정에 의해 액티브 영역의 상부에 도포된 포토레지스트막의 두께를 나타내는 개략도이다.1 is a schematic diagram showing the thickness of a photoresist film applied on top of an active region by a conventional photolithography process.

도 1을 참조하면, 사각형의 평탄한 액티브 영역(104)과 상기 액티브 영역(104)의 주위를 필드 산화막(102)이 감싸고 있는 구조를 도시하고 있다. 상기 액티브 영역(104)의 등고선 형태의 곡선은 포토레지스트의 두께를 표시한 것으로, 가장 안쪽의 포토레지스트 두께가 가장 작고 상기 필드 산화막(102)과 액티브 영역(104)의 경계면 근처에서 포토레지스트의 두께가 가장 크게 나타나고 있다.Referring to FIG. 1, a rectangular planar active region 104 and a structure in which the field oxide film 102 is wrapped around the active region 104 are illustrated. The contour curve of the active region 104 indicates the thickness of the photoresist, the thickness of the innermost photoresist being the smallest and the thickness of the photoresist near the interface between the field oxide film 102 and the active region 104. Is the largest.

도 2는 상기 도 1의 A, B 및 C 선에 따른 단면도로서, 반도체 기판(10)의 상부에 형성된 필드 산화막(102)의 모서리 근처에서 포토레지스트(16) 두께의 기울기가 제일 넓게 퍼져있음을 알 수 있다. 이러한 포토레지스트 두께의 비균일성은 포토리소그라피 공정에서 입사광과 반사광의 간섭을 유발하고, 상기 간섭은 포토레지스트의 두께에 따라 보강 간섭(정상 조건)과 상쇄 간섭(브리지 조건)을 유발하여 패터닝에 문제를 일으킨다. 특히, A 및 C 단면이 점유하고 있는 영역은 폭이 작아 더미 패턴으로 처리할 수 있지만, 반복 패턴으로 구성되는 사각형 형태의 셀 어레이의 모서리 영역은 더미 패턴으로 처리하기엔 칩 사이즈의 손실이 너무 커진다.FIG. 2 is a cross-sectional view taken along lines A, B, and C of FIG. 1, wherein the slope of the thickness of the photoresist 16 is most widespread near the edge of the field oxide film 102 formed on the semiconductor substrate 10. Able to know. Such non-uniformity of photoresist thickness causes interference between incident and reflected light in the photolithography process, and the interference causes constructive interference (normal condition) and destructive interference (bridge condition) depending on the thickness of the photoresist, thereby causing problems in patterning. Cause In particular, the area occupied by the cross sections A and C can be treated as a dummy pattern because the width is small, but the chip area is too large to be processed as a dummy pattern in the corner region of the rectangular cell array composed of the repeating pattern.

도 3은 종래의 단차가 있는 반도체 기판의 상부에 포토레지스트막이 도포되어 있는 형상을 도시한 단면도이다.3 is a cross-sectional view showing a shape in which a photoresist film is coated on a conventional stepped semiconductor substrate.

도 3을 참조하면, 필드 산화막(52)이 형성된 반도체 기판(50)의 상부에 소정 구조물(55)이 형성됨으로써 상기 기판(50)에 단차가 존재하는 경우에 있어서, 도 2에서 설명한 바와 마찬가지로 상기 구조물(55)의 모서리 근처에서 포토레지스트(56) 두께의 기울기가 매우 넓게 퍼지게 된다.Referring to FIG. 3, when a predetermined structure 55 is formed on the semiconductor substrate 50 on which the field oxide film 52 is formed, a step exists in the substrate 50, as described above with reference to FIG. 2. The slope of the thickness of the photoresist 56 spreads very widely near the edge of the structure 55.

따라서, 본 발명의 목적은 포토리소그라피 공정을 수행함에 있어서 포토레지스트 두께의 균일성을 확보하여 칩 사이즈의 손실을 최소화하고 임계 치수(CD)의 균일성을 개선할 수 있는 반도체 장치를 제공하는데 있다.Accordingly, an object of the present invention is to provide a semiconductor device capable of minimizing the loss of chip size and improving the uniformity of the critical dimension (CD) by ensuring the uniformity of the photoresist thickness in performing the photolithography process.

도 2는 도 1의 A, B 및 C 선에 따른 단면도이다.FIG. 2 is a cross-sectional view taken along lines A, B, and C of FIG. 1.

도 4는 본 발명의 제1 실시예에 의한 반도체 장치의 셀 어레이의 일부를 도시한 평면도이다.4 is a plan view showing a part of a cell array of a semiconductor device according to a first embodiment of the present invention.

도 5는 본 발명의 제2 실시예에 의한 반도체 장치의 셀 어레이의 일부를 도시한 평면도이다.5 is a plan view showing a part of a cell array of a semiconductor device according to a second embodiment of the present invention.

도 6은 본 발명의 제3 실시예에 의한 반도체 장치의 셀 어레이의 일부를 도시한 평면도이다.6 is a plan view showing a part of a cell array of a semiconductor device according to a third embodiment of the present invention.

* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings

102 : 필드 산화막 104 : 셀 어레이102: field oxide film 104: cell array

106 : 더미 구조물106: dummy structure

상기 목적을 달성하기 위하여 본 발명은, 반도체 기판의 상부에 형성된 사각형 형태의 제1 위상 영역; 상기 기판의 상부에 상기 제1 위상 영역을 감싸도록 형성된 제2 위상 영역; 및 상기 제1 위상 영역과 동일한 위상을 갖고 상기 제1 위상 영역의 모서리에 위치하는 더미 구조물을 구비하는 것을 특징으로 하는 반도체 장치를 제공한다.The present invention to achieve the above object, the first phase region of the rectangular shape formed on the upper portion of the semiconductor substrate; A second phase region formed on the substrate to surround the first phase region; And a dummy structure having the same phase as that of the first phase region and positioned at an edge of the first phase region.

바람직하게는, 상기 제1 위상 영역은 액티브 영역이고 상기 제2 위상 영역은 필드 영역이다.Advantageously, said first phase region is an active region and said second phase region is a field region.

바람직하게는, 상기 더미 구조물은 동일한 위상으로 연결되는 수 μm 내지 수십 μm의 폭을 갖는다. 또한, 상기 더미 구조물은 사각형으로 형성되며, 상기 제1 위상 영역의 모서리에 대해 30∼60°의 경사각으로 배치되는 것이 바람직하다.Preferably, the dummy structure has a width of several μm to several tens of μm connected in the same phase. In addition, the dummy structure is formed in a rectangular shape, it is preferably disposed at an inclination angle of 30 to 60 ° with respect to the edge of the first phase region.

상기 더미 구조물에 탑재된 수동형 소자 또는 상기 제1 위상 영역과 분리되는 능동형 소자를 더 구비할 수 있다.The electronic device may further include a passive device mounted on the dummy structure or an active device separated from the first phase region.

또한, 상기 목적을 달성하기 위하여 본 발명은, 반도체 기판의 제1 영역에 형성되며, 다수의 메모리 셀이 X, Y 방향으로 반복 및 신장되어 매트릭스 형태로 배열된 셀 어레이 영역; 상기 기판의 제2 영역에 형성되며, 상기 메모리 셀을 제어하기 위한 주변회로 영역; 및 상기 매트릭스의 각 모서리 영역에서 상기 매트릭스에 연결되어 형성된 더미 구조물을 구비하는 것을 특징으로 하는 반도체 장치를 제공한다.In addition, to achieve the above object, the present invention is a cell array region formed in the first region of the semiconductor substrate, a plurality of memory cells are repeated and stretched in the X, Y direction and arranged in a matrix form; A peripheral circuit area formed in a second area of the substrate and configured to control the memory cell; And a dummy structure connected to the matrix in each corner region of the matrix.

본 발명은 패턴의 모서리 근처에서 3차원 효과(3-dimensional effect)에 의해 포토레지스트의 두께가 불균일해지는 것을 방지하기 위하여 상기 모서리에 더미 구조물을 부착함으로써 3차원 효과가 발생하는 모서리를 제거한다.The present invention eliminates edges in which a three-dimensional effect occurs by attaching a dummy structure to the corners to prevent the thickness of the photoresist from becoming uneven by a three-dimensional effect near the edge of the pattern.

따라서, 상기 더미 구조물에 의해 포토레지스트 두께의 균일성을 확보할 수 있으므로, 칩 사이즈의 손실을 최소화하고 임계 치수(CD)의 균일성을 개선할 수 있다.Accordingly, since the uniformity of the photoresist thickness may be secured by the dummy structure, the loss of chip size may be minimized and the uniformity of the critical dimension CD may be improved.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

먼저, 상술한 종래 방법에서 포토레지스트의 두께 차이가 발생하는 원인을 살펴보면 다음과 같다.First, the causes of the difference in thickness of the photoresist in the above-described conventional method are as follows.

포토레지스트는 유동성이 강한 물질로서 통상적으로 스핀 코팅(spin coating) 방식으로 도포되며, 포토레지스트의 점도와 스핀시 회전수에 의해 그 두께가 결정된다. 반도체 기판의 단차는 포토레지스트와 같은 유동성 물질에 의해 넓은 굴곡을 가지면서 평탄화되므로, 포토레지스트의 유동성으로 인하여 패턴의 모서리 부근에서 상기 포토레지스트의 두께 차이가 유발된다.The photoresist is a highly flowable material and is typically applied by spin coating. The thickness of the photoresist is determined by the viscosity of the photoresist and the rotation speed during spin. Since the step of the semiconductor substrate is flattened with a wide bend by a flowable material such as a photoresist, a difference in thickness of the photoresist is caused near the edge of the pattern due to the flowability of the photoresist.

예를 들어, 사각형의 평탄한 액티브 영역을 필드 산화막이 감싸고 있는 구조의 웨이퍼 상에 포토레지스트를 스핀 코팅 방식으로 도포할 경우, 상기 웨이퍼의 중심부에서 엣지부로 포토레지스트가 퍼져 나가면서 위상이 높은 필드 산화막이 서로 만나 모서리를 이루는 곳에서 3차원 효과에 의해 상기 포토레지스트가 높게 쌍히게 된다. 따라서, 본 발명에서는 3차원 효과의 원인이 되는 패턴의 모서리를 제거할 수 있는 방법을 제시하고자 한다.For example, when a photoresist is applied by spin coating to a wafer having a structure in which a rectangular oxide flat region is surrounded by a field oxide film, the photoresist spreads from the center of the wafer to the edge portion and thus the field oxide film having a high phase is formed. The photoresist is paired highly by a three-dimensional effect where they meet and form corners. Therefore, the present invention is to propose a method that can remove the edge of the pattern causing the three-dimensional effect.

도 4를 참조하면, 다수의 메모리 셀이 X, Y 방향으로 반복 및 신장되어 매트릭스 형태로 배열된 셀 어레이 영역(104)과 상기 메모리 셀을 제어하기 위한 주변회로 영역(도시하지 않음), 그리고 상기 영역들을 서로 분리(isolation)시키기 위한 필드 산화막(102)이 형성되어 있는 반도체 장치에 있어서, 상기 셀 어레이 영역(104)과 동일한 위상을 갖는 더미 구조물(106)이 상기 셀 어레이 영역(104)의 모서리에 위치하고 있다. 상기 더미 구조물(106)은 동일한 위상으로 연결되는 수 μm 내지 수십 μm의 폭을 가질 수 있다.Referring to FIG. 4, a cell array region 104 in which a plurality of memory cells are repeated and stretched in X and Y directions and arranged in a matrix form, a peripheral circuit region (not shown) for controlling the memory cells, and the In a semiconductor device in which a field oxide layer 102 is formed to isolate regions from each other, a dummy structure 106 having the same phase as the cell array region 104 is formed at an edge of the cell array region 104. Located in The dummy structure 106 may have a width of several μm to several tens of μm connected in the same phase.

따라서, 도 4에 도시된 바와 같이 상기 더미 구조물(106)에 의해 3차원 효과가 발생되는 영역이 유효 셀 어레이 영역(104)의 바깥으로 이동된다. 참고적으로, 3차원 효과의 발생 영역은 포토레지스트의 도포 두께 및 조건에 따라 변할 수 있다.Thus, as shown in FIG. 4, the region where the three-dimensional effect is generated by the dummy structure 106 is moved out of the effective cell array region 104. For reference, the generation area of the three-dimensional effect may vary depending on the coating thickness and the conditions of the photoresist.

도 5를 참조하면, 다수의 메모리 셀이 X, Y 방향으로 반복 및 신장되어 매트릭스 형태로 배열된 셀 어레이 영역(204)과 상기 메모리 셀을 제어하기 위한 주변회로 영역(도시하지 않음), 그리고 상기 영역들을 서로 분리시키기 위한 필드 산화막(202)이 형성되어 있는 반도체 장치에 있어서, 상기 셀 어레이 영역(204)의 모서리에 사각형 형태의 더미 구조물(206)을 부착한다.Referring to FIG. 5, a cell array region 204 in which a plurality of memory cells are repeated and stretched in X and Y directions and arranged in a matrix form, a peripheral circuit region (not shown) for controlling the memory cells, and the In a semiconductor device in which a field oxide film 202 is formed to separate regions from each other, a rectangular dummy structure 206 is attached to an edge of the cell array region 204.

따라서, 포토레지스트를 스핀 코팅 방식으로 도포할 때 상기 사각형 형태의 더미 구조물(206)을 통해 포토레지스트가 셀 어레이 영역(204)의 모서리에 쌓이지 않고 잘 퍼져 나가게 된다. 이것은 작은 면적의 시드 패턴(seed pattern)을 제공하여 마치 깨끗한 유리면에서 물방울이 잘 맺히지 않고 흐르게 되도록 하는 것과 동일한 원리이다.Therefore, when the photoresist is applied by spin coating, the photoresist spreads well without being accumulated at the edges of the cell array region 204 through the rectangular dummy structure 206. This is the same principle as providing a seed pattern with a small area so that water droplets can flow on the clean glass without condensation.

도 6을 참조하면, 다수의 메모리 셀이 X, Y 방향으로 반복 및 신장되어 매트릭스 형태로 배열된 셀 어레이 영역(304)과 상기 메모리 셀을 제어하기 위한 주변회로 영역(도시하지 않음), 그리고 상기 영역들을 서로 분리시키기 위한 필드 산화막(302)이 형성되어 있는 반도체 장치에 있어서, 상기 셀 어레이 영역(304)의 모서리에 대해 30∼60°의 경사각으로 더미 구조물(306)이 배치된다.Referring to FIG. 6, a cell array region 304 in which a plurality of memory cells are repeated and stretched in X and Y directions and arranged in a matrix form, a peripheral circuit region (not shown) for controlling the memory cells, and the In the semiconductor device in which the field oxide film 302 is formed to separate the regions from each other, the dummy structure 306 is disposed at an inclination angle of 30 to 60 degrees with respect to the edge of the cell array region 304.

따라서, 포토레지스트를 스핀 코팅 방식으로 도포할 때 상기 30∼60°의 경사각을 갖는 더미 구조물(306)을 통해 포토레지스트가 셀 어레이 영역(304)의 모서리에 쌓이지 않고 잘 퍼져 나가게 된다.Therefore, when the photoresist is applied by spin coating, the photoresist spreads well without being accumulated at the edge of the cell array region 304 through the dummy structure 306 having the inclination angle of 30 to 60 °.

상술한 바와 같이 본 발명의 반도체 장치에 의하면, 패턴의 모서리 근처에서 3차원 효과에 의해 포토레지스트의 두께가 불균일해지는 것을 방지하기 위하여 상기 모서리에 더미 구조물을 부착함으로써 3차원 효과를 발생시키는 모서리를 제거한다.As described above, according to the semiconductor device of the present invention, in order to prevent the thickness of the photoresist from being uneven due to the three-dimensional effect near the edge of the pattern, the edge which generates the three-dimensional effect is removed by attaching a dummy structure to the corner. do.

따라서, 상기 더미 구조물에 의해 포토레지스트 두께의 균일성을 확보할 수 있으므로, 칩 사이즈의 손실을 최소화하고 임계 치수의 균일성을 개선할 수 있다.Therefore, since the uniformity of the photoresist thickness can be ensured by the dummy structure, the loss of chip size can be minimized and the uniformity of critical dimensions can be improved.

상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.As described above, although described with reference to a preferred embodiment of the present invention, those skilled in the art will be variously modified without departing from the spirit and scope of the invention described in the claims below. And can be changed.

Claims

A first phase region having a quadrangular shape formed on the semiconductor substrate;

A second phase region formed on the substrate to surround the first phase region; And

And a dummy structure having the same phase as the first phase region and positioned at an edge of the first phase region.

The semiconductor device of claim 1, wherein the first phase region is an active region and the second phase region is a field region.

The semiconductor device of claim 1, wherein the dummy structure has a width of several μm to several tens of μm connected in the same phase.

The semiconductor device according to claim 1, further comprising a passive element mounted on the dummy structure.

The semiconductor device of claim 1, further comprising an active element mounted on the dummy structure and separated from the first phase region.

The semiconductor device of claim 1, wherein the dummy structure has a quadrangular shape.

The semiconductor device of claim 1, wherein the dummy structure is disposed at an inclination angle of 30 to 60 ° with respect to an edge of the first phase region.

A cell array region formed in the first region of the semiconductor substrate and having a plurality of memory cells repeated and extended in the X and Y directions and arranged in a matrix form;

A peripheral circuit area formed in a second area of the substrate and configured to control the memory cell; And

And a dummy structure connected to the matrix in each corner region of the matrix.

The semiconductor device of claim 8, wherein the dummy structure has a width of several μm to several tens of μm connected in the same phase.

The semiconductor device of claim 8, wherein the dummy structure has a quadrangular shape.

The semiconductor device of claim 8, wherein the dummy structure is disposed at an inclination angle of 30 to 60 ° with respect to an edge of the matrix.