KR19990012396A - 확장된 부하 소자를 구비한 스태틱 램 및 그 제조방법 - Google Patents

확장된 부하 소자를 구비한 스태틱 램 및 그 제조방법 Download PDF

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KR19990012396A
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문재환
김호진
장성남
최준영
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윤종용
삼성전자 주식회사
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element

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Abstract

본 발명은 확장된 부하 소자를 구비하는 SRAM 및 그 제조 방법에 관해 개시한다. 본 발명에 의한 SRAM 셀은 반도체기판 상에 워드 라인이나, Vss라인 또는 층간절연막 패턴 등과 같은 하부 물질 막의 단차로부터 유발되는 표면의 심한 기복을 따라 부하 소자가 구비되어 부하 소자의 길이가 종래에 비해 길다. 따라서 부하 저항 감소에 따른 SRAM의 스탠바이 전류 증가 및 SRAM의 오 동작을 방지할 수 있을 뿐만 아니라 셀 면적 감소에 의해 노드와 Vcc라인 사이의 부하 저항이 감소되어 나타나는 펀칭현상을 방지할 수 있다.

Description

확장된 부하 소자를 구비한 스태틱 램 및 그 제조 방법
본 발명은 스태틱 랜덤 액세스 메모리(Static Random Access Memory:이하, SRAM이라 한다) 및 그 제조 방법에 관한 것으로서 특히, 고속(fast) SRAM 및 싱크로너스 SRAM 분야에서 널리 사용되고 있는 고 저항성 다결정 폴리실리콘을 부하 소자로 구비하는 SRAM 및 그 제조 방법에 관한 것이다.
중, 소형 메모리 디바이스 및 마이크로 컴퓨터 등에서 광범위하게 사용되는 SRAM 셀은 2개의 전송 트랜지스터와 2개의 구동 트랜지스터 및 2개의 부하 소자로 구성된다. SRAM을 구성하는 부하 소자는 감소형(depletion type) NMOS 트랜지스터를 이용하는 감소형 부하 소자, PMOS 박막 트랜지스터(Thin Film Transistor)를 사용하는 CMOS형 부하 소자 및 고저항의 폴리실리콘층을 이용하는 부하 소자로 나눌 수 있다.
도 1은 폴리실리콘층을 부하 소자로 사용하는 SRAM 셀의 회로도인데, 이를 참조하면, SRAM셀의 제1 및 제2 전송 트랜지스터(10, 12)의 게이트 전극이 워드 라인(26)과 연결되어 있고, 제1 전송 트랜지스터(10)의 소오스와 제2 전송 트랜지스터(12)의 드레인은 각각 비트 라인(22)과 비트 라인 바(bar)(24)와 연결되어 있다. 또한, 제1 전송 트랜지스터(10)의 드레인영역과 제2 전송 트랜지스터(12)의 소오스 영역은 각각 제2 및 제1 구동 트랜지스터(16, 14)의 게이트 전극과 연결되어 있다. 제1 구동 트랜지스터(14)의 드레인 영역과 제2 구동 트랜지스터(16)의 소오스 영역 사이에는 Vss라인(30)이 연결되어 있다. 그리고 제1 구동 트랜지스터(14)의 소오스 영역과 제2 구동 트랜지스터(16)의 드레인 영역은 각각 제1 및 제2 부하 소자(18, 20)의 일단과 연결되어 있고 제1 및 제2 부하 소자(18, 20)의 각 타단은 Vcc라인(28)과 연결되어 있다.
제1 및 제2 부하 소자(18, 20)가 폴리실리콘층으로 구성되는 경우, 각 부하 소자의 저항은 길이에 의해 결정된다. 그런데, 반도체장치의 고집적화에 의한 SRAM 셀 면적의 감소는 제1 및 제2 부하 소자(18, 20)의 길이 감소를 가져온다. 이러한 결과는 바로 제1 및 제2 부하 소자(18, 20)의 부하저항 감소로 이어져서 Vcc로부터의 스탠바이 전류의 증가를 가져온다. 이에 따라 SRAM이 오 동작될 소지가 있을 뿐만 아니라 Vcc와 셀 노드(cell node)(A)간에 펀칭(punching)현상이 일어날 수 있다.
따라서 본 발명이 이루고자 하는 기술적 과제는 전술한 종래 기술에서 나타나는 문제점을 해결하기 위해, 부하 소자의 길이가 확장되어 부하저항이 증가된 SRAM을 제공함에 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 이와 같은 SRAM의 제조방법을 제공함에 있다.
도 1은 통상의 SRAM 셀 회로도이다.
도 2 내지 도 5는 각각 본 발명의 제1 내지 제4 실시예에 의한 SRAM의 단면도이다.
도 6 내지 도 11은 본 발명의 제1 실시예에 의한 SRAM 제조 방법을 단계별로 나타낸 도면들이다.
도 12 및 도 13은 본 발명의 제2 실시예에 의한 SRAM 제조 방법을 단계별로 나타낸 도면들이다.
도 14 내지 도 15는 본 발명의 제3 실시예에 의한 SRAM 제조 방법을 단계별로 나타낸 도면들이다.
도 16은 본 발명의 제4 실시예에 의한 SRAM 제조방법중 부하 소자 형성 단계를 나타낸 도면이다.
*도면의 주요 부분에 대한 부호 설명*
40:반도체기판. 42:필드산화막.
44:게이트 산화막. 46a, 46b, 46c:게이트 도전층의 제1 내지 제3 패턴.
48, 52, 64 및 66:제1 내지 제4 층간절연막. 50:도전층.
56, 56c, 56d:절연막. 57, 57a, 57b:제1 내지 제3 도전막.
상기 기술적 과제를 달성하기 위하여, 본 발명에 의한 SRAM은 트랜지스터의 게이트 전극으로 사용되는 게이트 도전층의 제1 내지 제3 패턴과 워드 라인(word line)과 Vss라인으로 사용되는 도전층 패턴과 부하 소자 부분과 Vcc라인 및 노드 부분을 함께 구비한 절연막 패턴이 순차적으로 구비되어 있고 상기 제1 내지 제3 패턴과 상기 도전층 패턴 및 상기 절연막 패턴 사이에 순차적으로 형성된 제1 내지 제2 층간절연막을 구비하는 SRAM에 있어서, 상기 절연막 패턴의 부하 소자 부분이 상기 Vcc라인과 상기 노드부분사이에 존재하는 하부 물질막의 단차로부터 유발되는 층간절연막 표면의 기복을 따라서 구비된다.
본 발명의 제1 실시예에 의하면, 상기 하부 물질막의 단차는 상기 제1 및 제2 층간절연막으로부터 유발되는 단차이다.
본 발명의 제2 실시예에 의하면, 상기 하부 물질막의 단차는 상기 도전층 패턴의 두께로부터 유발된 단차이다.
본 발명의 제3 실시예에 의하면, 상기 제1 내지 제3 패턴 상에 형성된 상기 도전층 패턴 사이에서 상기 부하 소자와 상기 제1 층간절연막은 접촉되어 있다.
본 발명의 제3 실시예에 의하면, 상기 제1 층간절연막의 상기 부하 소자와 접촉된 부분의 두께는 상기 제1 층간절연막의 다른 부분과 동일하거나 다른 부분에 비해 얇다.
본 발명의 실시예에 의하면, 상기 절연막 패턴은 도핑 되지 않은 폴리실리콘층 또는 비정질 실리콘층중 선택된 어느 하나이다.
상기 다른 기술적 과제를 달성하기 위하여, 본 발명에 의한 SRAM 제조 방법은 트랜지스터의 게이트 전극으로 사용되는 게이트 도전층의 제1 내지 제3 패턴과 워드 라인(word line)과 Vss라인으로 사용되는 도전층 패턴과 부하 소자 부분과 Vcc라인 및 노드 부분을 함께 구비한 절연막 패턴이 순차적으로 구비되어 있고 상기 제1 내지 제3 패턴과 상기 도전층 패턴 및 상기 절연막 패턴 사이에 순차적으로 형성된 제1 내지 제2 층간절연막을 구비하는 SRAM 제조 방법에 있어서, 상기 부하 소자 부분을 상기 Vcc라인과 상기 노드부분사이에 존재하는 하부 물질막의 단차로부터 유발되는 층간절연막 표면의 기복을 따라서 형성한다.
본 발명의 제1 실시예에 의하면, 상기 하부 물질막의 단차를 높여 상기 부하 소자 부분의 길이를 확장시키기 위해 상기 제1 및 제2 층간절연막의 두께를 두껍게 형성한다.
본 발명의 제2 실시예에 의하면, 상기 부하 소자 부분의 길이를 확장하기 위해 상기 도전층 패턴의 두께를 두껍게 형성한다.
본 발명의 제3 실시예에 의하면, 상기 제1 층간절연막의 상기 부하 소자 부분과 접촉되는 부분의 두께는 상기 제1 층간절연막의 다른 부분에 비해 얇게 형성한다.
본 발명의 실시예에 의하면, 상기 절연막 패턴은 도핑되지 않은 폴리실리콘층 또는 비정질 실리콘층중 선택된 어느 하나로 형성한다.
본 발명은 반도체기판 상에 워드 라인, Vss라인 또는 층간절연막 패턴 등과 같은 하부 물질막의 단차로부터 유발되는 표면의 심한 기복을 따라 부하 소자가 구비되어 있다. 따라서 부하 저항 감소에 따른 SRAM의 스탠바이 전류 증가 및 SRAM의 오 동작을 방지할 수 있을 뿐만 아니라 셀 면적 감소에 의해 노드와 Vcc라인 사이의 부하 저항이 감소되어 나타나는 펀칭현상을 방지할 수 있다.
이하, 본 발명의 실시예에 의한 SRAM 및 그 제조 방법을 첨부된 도면을 참조하여 상세하게 설명한다.
첨부된 도면으로서, 도 2 내지 도 5는 각각 본 발명의 제1 내지 제4 실시예에 의한 SRAM의 단면도이다.
도 6 내지 도 11은 본 발명의 제1 실시예에 의한 SRAM 제조 방법을 단계별로 나타낸 도면들이다.
도 12 및 도 13은 본 발명의 제2 실시예에 의한 SRAM 제조 방법을 단계별로 나타낸 도면들이다.
도 14 내지 도 15는 본 발명의 제3 실시예에 의한 SRAM 제조 방법을 단계별로 나타낸 도면들이다.
도 16은 본 발명의 제4 실시예에 의한 SRAM 제조방법중 부하 소자 형성 단계를 나타낸 도면이다.
먼저, 도 2를 참조하면, 본 발명의 제1 실시예에 의한 SRAM은 반도체기판(40) 상에 필드산화막(42)이 구비되어 있다. 상기 필드산화막(42)은 세폭스(SEPOX)방식의 산화막 또는 로코스 형식의 산화 막이다. 이러한 상기 반도체기판(40)의 결과물 전면에 얇은 게이트 산화막(44)이 구비되어 있다. 상기 반도체기판(40) 상에 게이트 도전층(도시하지 않음)의 제1 패턴(46a), 제2 패턴(46b) 및 제3 패턴(46c)을 구비하고 있는데, 이들 각 패턴들(46a, 46b, 46c)은 소정 간격 이격되어 있다. 상기 게이트 도전층은 폴리실리콘층 상에 텅스텐 실리사이드층이 형성된 폴리사이드층(polycide)이다. 또한, 상기 게이트 도전층에는 상기 텅스텐 실리사이드층 상에 PEOX(Plasma Enhanced Oxide)막과 사진 공정에서의 나칭(notching)현상을 방지하기 위해 반사방지막(Anti Reflective Layer)이 더 구비될 수 있다. 상기 게이트 도전층의 제1 내지 제3 패턴들(46a, 46b, 46c)은 각각 구동 트랜지스터와 전송 트랜지스터의 게이트 전극이다. 상기 게이트 도전층의 제1 내지 제3 패턴들(46a, 46b, 46c) 상에는 복수 개의 층간절연막 예컨대, 제1 내지 제4 층간절연막(48, 52, 64, 66)이 순차적으로 구비되어 있다. 상기 제1 내지 제4 층간절연막(48, 52, 64, 66)에는 상기 게이트 도전층의 제1 및 제2 패턴(46a, 46b) 사이의 반도체기판(40)의 계면을 노출시키는 메탈 콘택홀(68)이 형성되어 있다. 상기 제1 내지 제3 층간절연막(48, 52, 64)은 각각 동일한 물질막 예컨대 고온 열 산화막(High Temperature Oxide:이하, HTO라 함)으로 구성하는 것이 바람직하지만, 각각은 서로 다른 물질막으로 구성할 수도 있다. 상기 제4 층간절연막(66)은 BPSG(Boro Pospho Silicate Glass)막으로 구성한다.
상기 복수 개의 층간절연막들중 상기 제1 및 제2 층간절연막(48, 52)은 상기 게이트 도전층의 제2 패턴(46b)의 우측 가장자리 일부 영역의 계면을 노출시키고 아울러 이 영역과 접촉된 기판의 일부 계면도 노출시킨다. 하지만, 상기 게이트 도전층의 제3 패턴(46c)의 전면은 상기 제1 층간절연막(48)으로 완전히 덮여 있다. 상기 제1 층간절연막(48)과 상기 제2 층간절연막(52)의 상기 제1 내지 제3 패턴(46a, 46b, 46c)을 커버링하는 영역 사이에는 도전층 패턴(50a)이 구비되어 있다. 상기 도전층 패턴(50a)은 워드 라인 또는 Vss라인으로서 도전성 불순물 예컨대, 비소(As)이온이 도핑된 폴리실리콘층 상에 실리사이드층 예컨대, 텅스텐 실리사이드(WSi)층이 형성된 폴리사이드층 패턴이다. 상기 제1 패턴(46a)과 상기 제3 패턴(46c) 상의 제1 및 제2 층간절연막(48, 52) 사이에는 상기 도전층 패턴(50a)이 한 개 구비되어 있고, 상기 제2 패턴(46b) 상에는 상기 도전층 패턴(50a)이 두 개 구비되어 있다. 상기 제2 패턴(46b) 상에 구비된 두 개의 도전층 패턴(50a)은 서로 소정 간격만큼 이격되어 있다. 상기 도전층 패턴(50a)은 비소(As)이온이 도핑된 폴리실리콘층 상에 텅스텐 실리사이드층을 형성한 다음 패터닝하여 형성된 폴리사이드(polycide)층 패턴이다.
상기 제1 내지 제3 패턴(46a, 46b, 46c) 상의 상기 제2 및 제3 층간절연막(52, 64) 사이에는 절연막(56)이 구비되어 있다. 상기 절연막(56)은 고 저항을 갖는 폴리실리콘막 또는 비정질 실리콘(amorphous silicon)막이다. 상기 제2 및 제3 패턴(46b, 46c) 사이의 상기 제3 층간절연막(64)과 상기 제2 패턴(46b) 및 상기 반도체기판(40)의 노출된 영역 사이에는 상기 제2 패턴(46b) 및 상기 반도체기판(40)의 노출된 영역의 전면과 상기 제1 및 제2 층간절연막(48, 52)의 측면을 덮는 제1 도전막(57)이 구비되어 있다. 상기 제1 도전막(57)은 상기 제2 및 제3 패턴(46b, 46c) 상의 제2 및 제3 층간절연막(52, 64) 사이에 존재하는 상기 절연막(56)과 접촉되어 있다.
상기 제2 패턴(46b) 좌측 가장자리 영역 및 상기 제1 패턴(46a) 우측 가장자리 영역 상의 상기 제2 및 제3 층간절연막(52, 64) 사이에는 각각 제2 및 제3 도전막(57a, 57b)도 구비되어 있는데, 상기 제2 및 제3 도전막(57a, 57b)도 상기 제1 도전막(57)과 마찬가지로 인접한 절연막(56)과 접촉되어 있다. 상기 제2 및 제3 도전막(57a, 57b)은 Vcc 라인이고, 상기 제1 도전막(57)은 도 1의 노드(A)이다. 결과적으로 상기 제1 내지 제3 도전막(57, 57a, 57b)과 상기 절연막(56)은 한 물질막의 서로 다른 부분인 것을 알 수 있다. 곧, 상기 제1 내지 제3 도전막(57, 57a, 57b)은 상기 절연막(56)에서 도전성 불순물 예컨대, 인(P)이 이온 주입된 영역에 해당한다.
상기 제2 층간절연막(52)의 표면 굴곡 상태를 살펴보면, 상기 제1 층간절연막(48)과 그 위에 형성된 상기 도전층 패턴(50a)사이에 단차가 나타나는데, 이러한 단차는 상기 제2 층간절연막(52)의 표면에 그대로 전사된다. 따라서 상기 제2 층간절연막(52)의 표면에는 심한 기복이 나타나고 이 결과, 상기 제2 층간절연막(52) 상에 형성된 절연막(56)의 길이는 상기 제2 층간절연막(52)의 표면이 평평할 때 보다 더 길어진다. 상기 절연막(56)은 SRAM 셀을 구성하는 부하 소자 역할을 하므로 그 길이가 길수록 부하 저항이 증가되어 상기 Vcc라인인 제2 도전막(57a) 또는 제3 도전막(57b)과 노드(A)사이의 펀칭이 방지될 수 있다.
상기 절연막(56)의 하부물질막에 나타나는 단차가 클수록 상기 절연막(56)의 길이는 증가되어 부하 저항은 증가되는데, 본 발명의 제2 및 제3 실시예에 의한 SRAM은 이 경우를 나타낸다.
먼저, 본 발명의 제2 실시예에 의한 SRAM을 설명한다. 구체적으로, 도 3을 참조하면, 본 발명의 제2 실시예에 의한 SRAM은 그 구성과 재질이 상기 제1 실시예에 의한 SRAM과 동일하되, 상기 제1 층간절연막(48) 상에 구비된 도전층 패턴(50a)의 두께가 상기 제1 실시예에 의한 SRAM에 구비된 것보다 훨씬 두껍다. 이 결과, 상기 도전층 패턴(50a)의 전면을 덮고 있는 상기 제2 층간절연막(52)에 나타나는 단차는 상기 제1 실시예에 나타나는 것보다 훨씬 커서 상기 제2 층간절연막(52)의 표면 기복도 더욱 심하게 된다. 따라서 상기 제2 층간절연막(52) 상에 구비된 상기 절연막(56b)의 길이는 상기 제1 실시예에 의한 SRAM에 구비된 절연막(도 2의 56) 보다 길다.
계속해서 본 발명의 제3 실시예에 의한 SRAM을 설명한다. 구체적으로, 도 4를 참조하면, 본 발명의 제3 실시예에 의한 SRAM은 상기 제1 실시예에 의한 SRAM과 그 구성 및 재질이 동일하되, 제2 층간절연막(52) 상에 구비된 도전층 패턴(50a) 사이에서 절연막(56)과 제1 내지 제3 패턴(46a, 46b, 46c) 사이의 층간절연막의 두께가 적어도 제1 층간절연막(48)의 두께와 동일하거나 얇다. 따라서 상기 절연막(56c)의 단차는 상기 층간절연막의 얇아진 두께 만큼 높아지게 되어 상기 절연막(56c) 하부 물질막의 표면 굴곡은 상기 제1 실시예에 의한 SRAM보다 심해진다. 이 결과, 상기 절연막(56c)의 길이는 상기 제1 실시예의 절연막(도 2의 56)의 길이보다 길다. 상기 제1 및 제2 층간절연막(48, 52)의 각각의 두께가 상기 제1 실시예에서 보다 두꺼울 경우, 상기 제2 패턴(46b) 상의 상기 도전층 패턴(50a) 사이에 존재하는 상기 제1 및 제2 층간절연막(48, 52)의 두께도 두꺼워진다. 그런데, 상기 도전층 패턴(50a) 사이에서 상기 절연막(56c)과 상기 제2 패턴(46b)사이에 존재하는 층간절연막의 두께는 상기 제1 및 제2 층간절연막(48, 52)의 각각의 두께가 얇을 때와 동일한 것이 바람직하다. 따라서 상기 제1 및 제2 층간절연막(48, 52)의 두께가 상기 제1 실시예에서보다 두꺼울 경우, 상기 제2 패턴(46b) 상에 구비된 상기 도전층 패턴(50a) 사이에 나타나는 상기 제2 층간절연막(52)과 상기 제1 층간절연막(48)의 얇아진 부분과의 단차는 더욱 커지게되고 따라서 상기 절연막(56c)의 길이는 상기 제1 및 제2 층간절연막(48, 52)의 두께가 얇을 때 보다 길다.
상기 제1 실시예에 의한 SRAM에서 상기 제1 내지 제3 도전막(57, 57a, 57b)의 위치가 멀리 이격 되어 있어도 상기 절연막(56)의 길이는 증가되어 부하 저항은 증가되는데, 본 발명의 제4 실시예에 의한 SRAM은 이 경우를 나타낸다.
구체적으로 도 5를 참조하면, 본 발명의 제4 실시예에 의한 SRAM은 상기 제1 실시예에 의한 SRAM과 그 구성 및 재질이 동일하되, 상기 제1 내지 제3 도전막(57, 57a, 57b)의 위치가 다르다. 즉, 상기 제1 도전막(57)이 상기 제1 실시예에서는 상기 제2 패턴(46b)의 노출된 전면과 그에 인접한 기판의 노출된 전면 및 상기 제1 및 제2 층간절연막(48, 52)의 측면에까지 확장되어 있으나, 본 발명의 제4 실시예에서는 상기 제1 도전막(57)이 상기 제2 패턴(46b)의 노출된 측면과 상기 기판(40)의 노출된 전면 및 상기 제3 패턴(46c)을 덮고 있는 상기 제1 및 제2 층간절연막(48, 52)의 측면까지만 확장되어 있다. 또한, 상기 제2 및 제3 도전막(56a) 영역도 각각 축소돼 있다. 따라서 상기 제1 도전막(57)과 제2 도전막(57a) 또는 상기 제1 도전막(57)과 상기 제3 도전막(57b) 사이에 구비된 절연막(56d)의 길이는 상기 제1 실시예에 의한 SRAM에 구비된 절연막(56)의 길이보다 길다.
도면으로 도시하지는 않았지만, 상기 실시 예외에도 상기 각 실시예의 결합에 의한 SRAM이 있을 수 있다. 예를 들면, 상기 제2 실시예와 상기 4 실시예의 결합에 의한 SRAM이나, 상기 제3 및 제4 실시예의 결합에 의한 SRAM 또는 상기 제2 및 제3 실시예의 결합에 의한 SRAM이 있을 수 있다.
다음으로 본 발명의 실시예에 의한 확장된 부하 소자를 구비하는 SRAM 제조 방법을 설명한다.
도 6은 게이트 도전층의 제1 내지 제3 패턴(46a, 46b, 46c)을 형성한다. 구체적으로, 반도체기판(40)을 활성 영역과 필드 영역으로 구분한다. 상기 필드 영역에는 필드산화막(42)을 형성한 다음 상기 활성 영역에 얇은 게이트 산화막(44)을 성장시킨다. 상기 필드산화막(42)은 세폭스(SEPOX)공정이나, 로코스(LOCOS) 공정을 이용하여 형성한다. 상기 필드산화막(42)이 형성된 결과물 전면에 게이트 도전층(도시하지 않음)을 형성한다. 상기 게이트 도전층은 도핑된 폴리실리콘층 상에 실리사이드층 예컨대, 텅스텐 실리사이드층이 형성된 폴리사이드층으로 형성한다. 상기 게이트 도전층으로 사용되는 상기 폴리사이드층 상에는 PEOX막과 사진 공정에서 나칭현상을 개선할 목적으로 반사방지막(ARL)을 순차적으로 더 형성할 수 있다. 계속해서 상기 게이트 도전층을 패터닝하여 상기 반도체기판(40)의 활성영역 상에 서로 소정 간격 이격되는 게이트 도전층 제1 내지 제3 패턴(46a, 46b, 46c)을 형성한다. 이때, 상기 게이트 산화막도 상기 제1 내지 제3 패턴(46a, 46b, 46c)과 동일한 형태로 패터닝된다. 상기 제1 및 제2 패턴(46a, 46b)은 구동 트랜지스터의 게이트 전극으로 사용되고 상기 제3 패턴(46c)은 전송 트랜지스터의 게이트 전극으로 사용된다.
도 7은 제1 층간절연막(48) 상에 도전층(50)을 형성하는 단계를 나타낸다. 구체적으로, 상기 제1 내지 제3 패턴(46a, 46b, 46c)이 형성된 결과물 전면에 제1 층간절연막(48)과 도전층(50)을 순차적으로 형성한다. 상기 제1 층간절연막(48)은 HTO막으로 형성한다. 상기 도전층(50)은 상기 제1 층간절연막(48) 상에 폴리실리콘층을 형성하고 그 전면에 도전성 불순물 예컨대, 비소(As)를 이온 주입하여 상기 폴리실리콘층을 도핑 한다. 이어서, 상기 도핑된 폴리실리콘층 상에 텅스텐 실리사이드층을 형성함으로써 형성된다. 상기 비소의 주입 에너지는 100KeV이고 도핑 농도는 7.0×1015원자/㎤정도이다.
도 8은 노드 콘택형성영역을 한정하는 단계를 나타낸다. 구체적으로, 상기 도전층(50)을 패터닝하여 상기 제1 내지 제3 패턴(46a, 46b, 46c)에 대응하는 상기 제1 층간절연막(48) 상에 도전층 패턴(50a)을 형성한다. 상기 제2 패턴(46b)에 대응하는 상기 제1 층간절연막(48) 상에는 소정 간격 이격되도록 두 개의 도전층 패턴(50a)을 형성한다. 상기 도전층 패턴(50a)은 워드 라인 또는 Vss라인으로 사용된다. 계속해서 상기 도전층 패턴(50a)과 상기 제1 층간절연막(48)의 전면에 제2 층간절연막(52)을 형성한다. 상기 제2 층간절연막(52)은 상기 제1 층간절연막(48)과 마찬가지로 HTO막으로 형성한다. 상기 제2 층간절연막(52)을 상기 제1 층간절연막(48)과 동일한 절연물질막으로 형성하는 것이 바람직하나, 서로 다른 절연물질막으로 형성할 수도 있다. 상기 제2 층간절연막(52)의 전면에 제1 감광막(도시하지 않음)을 도포한 다음 패터닝하여 도 1의 노드(A)를 형성하기 위한 노드 콘택 형성 영역을 한정하는 제1 감광막 패턴(54)을 형성한다. 상기 제1 감광막 패턴(54)은 상기 제2 패턴(46b)의 우측 가장자리 일부영역과 이 영역과 접해 있는 기판의 일부 영역을 덮고 있는 상기 제2 층간절연막(52)의 일부 영역을 노출시킨다.
도 9는 상기 제1 및 제2 패턴(46a, 46b) 사이의 상기 제2 층간절연막(52)을 덮고 있는 절연막(56)의 일부 영역을 한정하는 단계를 나타낸다. 구체적으로, 도 8에서 상기 제1 감광막 패턴(54)을 식각마스크로 사용하여 상기 제2 층간절연막(52)의 노출된 부분과 그 아래의 상기 제1 층간절연막의 일부 영역을 상기 제2 패턴(46b)과 상기 기판(40)의 계면이 노출될 때까지 순차적으로 이방성식각한다. 이후, 상기 제1 감광막 패턴(54)을 제거하면, 상기 제2 패턴(46b)의 우측 가장자리 영역의 일부와 그에 접한 기판(40)의 일부 영역이 노출된다. 계속해서 상기 제2 층간절연막(52)의 전면에 상기 제2 패턴(46b)과 상기 기판(40)의 노출된 전면과 접촉되는 절연막(56)을 형성한다. 상기 절연막(56)은 Vcc라인으로도 사용되고 부하 소자로도 사용된다. 상기 절연막(56)은 고 저항 값을 갖는 도핑되지 않은 폴리실리콘층으로 형성하는 것이 바람직하나, 도핑 되지 않은 비정질(amorphous) 실리콘 층으로 형성해도 무방하다. 상기 제2 층간절연막(52)은 상기 도전층 패턴(50a)을 포함하고 있다. 상기 도전층 패턴(50a)은 도시한 바와 같이, 상기 제1 층간절연막(48)에 대해 상기 도전층 패턴(50a)의 두께에 해당하는 단차를 나타낸다. 또한, 상기 반도체기판(40)의 노출된 부분과 상기 제2 패턴(46b) 상에 형성된 상기 도전층 패턴(50a) 사이에는 상기 게이트 산화막(44)과 상기 제2 패턴(46b)으로부터 유발되는 단차와 상기 제1 및 제2 층간절연막(48, 52)으로부터 유발되는 단차가 나타난다. 상기 제2 층간절연막(52)의 표면에는 그 아래의 물질막 표면 상태가 그대로 전사되어 나타난다. 상기 절연막(56)은 상기 제2 층간절연막(52)의 전면과 상기 제2 패턴(46b) 및 상기 반도체기판(40)의 노출된 부분의 전면에 형성되어 있으므로 상기 절연막(56)의 표면에는 하부 물질막의 기복 형태가 그대로 나타난다. 따라서 상기 절연막(56)은 그 하부 물질막이 평평할 때의 길이에 비해 훨씬 길게 형성된다. 이어서 상기 절연막(56)의 전면에 제2 감광막(도시하지 않음)을 도포 한다. 상기 제2 감광막을 패터닝하여 상기 절연막(56)의 상기 제1 패턴(46a)과 상기 제2 패턴(46b) 사이의 영역을 노출시키는 제2 감광막 패턴(58)을 형성한다.
도 10은 제1 내지 제3 도전막(57, 57a, 57b)을 형성하는 단계를 나타낸다. 구체적으로, 도 9에서 상기 제2 감광막 패턴(58)을 식각마스크로 사용하여 상기 절연막(56)의 노출된 전면을 상기 제2 층간절연막(52)의 계면이 노출될 때까지 이방성식각하고 상기 제2 감광막 패턴(58)을 제거한다. 이 결과 상기 제1 패턴(46a)을 커버링하고 상기 제2 및 제3 패턴(46b, 46c)을 커버링하면서 상기 기판(40)과 제2 패턴의 일부 영역과 접촉되는 절연막 패턴(56a)이 형성된다. 상기 절연막 패턴(56a)을 부하 소자와 Vcc라인 겸용으로 사용하기 위해서 상기 절연막(56)의 일부 영역은 도전성을 띄어야 한다. 또한, 이렇게 함으로써 상기 절연막 패턴(56a)에서 부하 소자의 영역과 그 길이가 정해진다. 또한, 상기 절연막 패턴(56a)의 상기 제2 패턴(46b) 및 상기 기판(40)의 노출된 부분과 접촉된 영역은 도 1에서 노드(A)에 해당되므로 이 영역도 도전성을 띄게 해야한다. 상기 절연막 패턴(56a)의 부분적인 도전성화는 다음과 같이 달성할 수 있다. 먼저, 상기 절연막 패턴(56a)에서 도전성 화할 부분을 한정하는 단계로서, 상기 절연막 패턴(56a)과 상기 제2 층간절연막의 패터닝 이후의 결과물 전면에 제3 감광막(도시하지 않음)을 도포 한다. 상기 제3 감광막을 패터닝하여 상기 절연막 패턴(56a)의 상기 제1 패턴(46a)을 커버링하는 영역중 우측 일부 영역과 상기 절연막 패턴(56a)의 상기 제2 패턴(46b)을 커버링하는 영역중 좌측 일부 영역 및 상기 절연막 패턴(56a)중 상기 제2 패턴(46b)과 상기 기판(40)의 노출된 부분의 전면과 접촉된 영역을 노출시키는 제3 감광막 패턴(60)을 형성한다. 상기 제3 감광막 패턴(60)을 마스크로 사용하여 상기 절연막 패턴(56a)의 노출된 영역에 도전성 불순물(62)을 이온 주입한다. 이에 사용하는 도전성 불순물(62)로는 인(P)을 사용하고 그 주입에너지는 30KeV정도로 하며, 주입되는 인의 도핑 농도는 4.0×1015원자/㎤정도로 한다. 이렇게 하여 상기 절연막 패턴(56a)에는 상기 노출된 영역으로 정해지는 제1 내지 제3 도전막(57, 57a, 57b)이 형성된다. 정확히 말하자면, 상기 제1 내지 제3 도전막(57, 57a, 57b)은 상기 절연막 패턴(56a)에서 도전성을 띠는 부분들이다.
도 11은 상기 제1 패턴(46a)과 상기 제2 패턴(46b) 사이에 콘택홀(68)을 형성하는 단계를 나타낸다. 구체적으로, 상기 절연막 패턴(56a)의 전면과 상기 제2 층간절연막(52)의 전면에 제3 및 제4 층간절연막(64, 66)을 순차적으로 형성한다. 상기 제3 층간절연막(64)은 HTO막으로 형성하고 상기 제4 층간절연막(66)은 BPSG막으로 형성한다. 상기 제4 층간절연막(66)을 형성한 후 결과 물을 850℃정도의 고온에서 30분 정도 리플로우(reflow)시켜 상기 제4 층간절연막(66)의 전면을 평탄 화한다.
결과적으로 볼 때, 상기 제1 내지 제3 층간절연막(48, 52, 64)은 모두 동일 막으로 형성한 것이 되지만, 서로 다른 절연물질막으로 형성할 수도 있다.
상기 제4 층간절연막(66) 상에 상기 제1 패턴(46a)과 상기 제2 패턴(46b) 사이에 형성된 상기 제4 층간절연막(66)의 일부 영역을 노출시키는 제4 감광막 패턴(도시하지 않음)을 형성한다. 상기 제4 감광막 패턴을 식각마스크로 사용하여 상기 제4 층간절연막(66)을 비롯해서 그 아래에 형성된 상기 제1 내지 제3 층간절연막(48, 52, 64)을 역순으로 상기 반도체기판(40)의 계면이 노출될 때까지 이방성식각한다. 그리고 상기 제4 감광막 패턴을 제거한다. 이 결과 상기 제1 내지 제4 층간절연막(48, 52, 64, 66)에는 상기 제1 패턴(46a)과 상기 제2 패턴(46b)사이의 반도체기판(40)의 일부 영역을 노출시키는 콘택홀(68)이 형성된다. 상기 콘택홀(68)은 메탈 콘택홀로 사용된다.
상기 제1 실시예에 의한 SRAM 제조 방법에서는 상기 부하 소자로 사용되는 상기 절연막 패턴(56a)이 하부 물질막 예컨대, 상기 도전층 패턴이나 제1 및 제2 층간절연막의 단차에 의해 유발되는 표면 굴곡을 따라 형성된다. 따라서 하부 물질막이 평평할 때 보다 상기 절연막 패턴(56a)을 더 길게 형성할 수 있고 부하 소자의 저항도 높일 수 있다.
본 발명에 의한 SRAM 제조 방법은 상기 제1 실시 예외에도 상기 절연막 패턴(56a)의 하부 물질막을 형성하는 두께와 식각하는 방식 또는 상기 절연막 패턴(56a)에서 도전막을 어느 위치에 형성하느냐에 따라 다양한 실시예가 더 있을 수 있다.
예를 들면, 본 발명의 제2 실시예에 의한 SRAM 제조 방법에서는 상기 절연막 패턴(56a)의 하부 물질막의 형성 두께를 증가시켜 상기 절연막 패턴(56a)중 부하 소자 부분의 길이를 증가시킨다. 구체적으로 도 12를 참조하면, 본 발명의 제2 실시예에 의한 SRAM 제조 방법은 상기 제1 층간절연막(48)을 형성하는 단계까지는 상기 제1 실시예와 동일하게 형성한다. 이후, 상기 제1 층간절연막(48) 상에 도전층(50)을 형성하는데, 상기 제1 실시예에서보다 두껍게 형성하여 후속 공정에서 형성되는 도전층 패턴(50a)의 단차를 상기 제1 실시예에서보다 훨씬 크게 한다. 이후의 공정은 제1 실시예와 동일하게 진행한다. 상기 도전층 패턴(50a)을 제1 실시예에서보다 두껍게 형성함으로써 도 13에 도시한 바와 같이, 상기 도전층 패턴(50a)의 전면에 형성되는 제2 층간절연막(52)의 표면의 기복은 제1 실시예보다 더욱 깊어지게 되고 결국, 상기 제2 층간절연막(52) 상에 형성되는 절연막 패턴(56b)에서 부하 소자에 해당하는 길이는 더욱 길어진다. 이는 본 발명의 목적에 잘 부합되는 결과이다.
다음에는 본 발명의 제3 실시예에 의한 SRAM 제조 방법을 설명한다. 도 14를 참조하면, 상기 제1 및 제2 층간절연막(48, 52)을 형성하는 단계까지는 상기 제1 실시예와 동일하게 진행한다. 상기 제1 및 제2 층간절연막(48, 52)을 형성한 후, 상기 제2 패턴(46b)과 상기 제3 패턴(46c)에 노드 콘택을 형성하는 과정에서 상기 도전층 패턴(50a) 사이에 형성된 상기 제1 및 제2 층간절연막(48, 52)의 일부 영역도 이방성식각하여 상기 도전층 패턴(50a)사이의 층간절연막의 두께를 다른 영역에 비해 가능한 얇게 형성한다. 예를 들면, 상기 제2 패턴(46b) 상의 상기 도전층 패턴(50a) 사이에 형성된 상기 제1 및 제2 층간절연막(48, 52)중 상기 제2 층간절연막(52)을 상기 이방성식각으로 제거함은 물론이거니와 상기 제1 층간절연막(48)의 일부 두께도 제거하여 상기 도전층 패턴(50a) 사이의 층간절연막의 두께를 최소화할 수 있다. 이후의 공정은 상기 제1 실시예와 동일하게 진행한다. 따라서 상기 절연막 패턴(56c)이 형성되는 결과물 표면의 기복의 깊이는 상기 제1 실시예에서 상기 제1 및 제2 층간절연막(48, 52)이 제거되지 않았을 때 보다 깊어진다. 이 결과 상기 결과물 표면상에 형성되는 절연막 패턴(56c)은 상기 제1 실시예에 의한 절연막 패턴(도 11의 56a)보다 길게 형성된다.
다음에는 본 발명의 제4 실시예에 의한 SRAM 제조 방법을 설명한다. 구체적으로, 도 15를 참조하면, 상기 제2 층간절연막(52) 상에 절연막 패턴(56d)을 형성하는 단계까지는 상기 제1 실시예와 동일하게 진행한다. 이후, 상기 절연막 패턴(56d)에 상기 제1 내지 제3 도전막(57, 57a, 57b)을 형성하는데, 상기 각 도전막(57, 57a, 57b)간의 이격거리를 가능한 멀게 한다. 예를 들면, 상기 제1 내지 제3 도전막(57, 57a, 57b)을 형성하기 위한 이온 주입 공정에서 이온 주입되는 영역을 반대 방향으로 약간씩 이동시킨다. 이렇게 함으로써 상기 제1 내지 제3 도전막(57, 57a, 57b) 사이의 간격이 멀어지게 되고 결과적으로 그 사이의 부하 소자 부분의 길이는 더욱 확장되게 된다.
구체적으로 설명하면, 상기 기판(40)의 노출된 영역과 상기 제2 패턴(46b)의 측면과 상기 제1 패턴(46c) 측의 상기 제1 및 제2 층간절연막의 측면으로 한정하고, 상기 절연막 패턴(56c)에서 상기 제2 및 제 3 도전막(57a, 57b)을 형성하기 위해 도전성 불순물이 이온 주입되는 영역을 상기 제1 및 제2 패턴(46a, 46b)의 바깥쪽으로 치우치게 함으로써 상기 절연막 패턴(56c)에서 상기 제1 도전막(57)과 상기 제2 도전막(57a) 또는 제3 도전막(57b) 사이의 부하 소자의 길이는 이전보다 더 길게 형성할 수 있다. 이후의 공정은 상기 제1 실시예와 동일한 공정을 따른다.
이상으로, 본 발명에 의한 SRAM 및 그 제조 방법은 상술한 바와 같이, 반도체기판 상에 워드 라인이나, Vss라인 또는 층간절연막 패턴 등과 같은 하부 물질막의 단차로부터 유발되는 표면의 심한 기복을 따라 부하 소자가 구비되어 종래에 비해 부하 소자의 길이가 길다. 따라서 부하 저항 감소에 따른 SRAM의 스탠바이 전류 증가 및 SRAM의 오 동작을 방지할 수 있을 뿐만 아니라 셀 면적 감소에 의해 노드와 Vcc라인 사이의 부하 저항이 감소되어 나타나는 펀칭현상을 방지할 수 있다.
본 발명은 상기 실시 예에 한정되지 않으며 많은 변형이 본 발명의 기술적 사상 내에서 당분야에서의 통상의 지식을 가진 자에 의하여 실시 가능함은 명백하다.

Claims (19)

  1. 트랜지스터의 게이트 전극으로 사용되는 게이트 도전층의 제1 내지 제3 패턴과 워드 라인(word line)과 Vss라인으로 사용되는 도전층 패턴과 부하 소자 부분과 Vcc라인 및 노드 부분을 함께 구비한 절연막 패턴이 순차적으로 구비되어 있고 상기 제1 내지 제3 패턴과 상기 도전층 패턴 및 상기 절연막 패턴 사이에 순차적으로 형성된 제1 내지 제2 층간절연막을 구비하는 SRAM에 있어서,
    상기 절연막 패턴의 부하 소자 부분이 상기 Vcc라인과 상기 노드부분사이에 존재하는 하부 물질막의 단차로부터 유발되는 층간절연막 표면의 기복을 따라서 구비된 것을 특징으로 하는 SRAM.
  2. 제 1 항에 있어서, 상기 하부 물질막의 단차는 상기 도전층 패턴의 두께로부터 유발된 단차인 것을 특징으로 하는 SRAM.
  3. 제 2 항에 있어서, 상기 도전층 패턴은 폴리사이드층 패턴인 것을 특징으로 하는 SRAM.
  4. 제 1 항에 있어서, 상기 하부 물질막의 단차는 상기 제1 및 제2 층간절연막으로부터 유발되는 단차인 것을 특징으로 하는 SRAM.
  5. 제 1 항에 있어서, 상기 제1 내지 제3 패턴 상에 형성된 상기 도전층 패턴 사이에서 상기 부하 소자와 상기 제1 층간절연막은 접촉되어 있는 것을 특징으로 하는 SRAM.
  6. 제 5 항에 있어서, 상기 제1 층간절연막의 상기 부하 소자와 접촉된 부분의 두께는 상기 제1 층간절연막의 다른 부분과 동일하거나 다른 부분에 비해 얇은 것을 특징으로 하는 SRAM.
  7. 제 4 항 또는 제 6 항에 있어서, 상기 제1 층간절연막 또는 상기 제2 층간절연막은 HTO막인 것을 특징으로 하는 SRAM.
  8. 제 1 항에 있어서, 상기 절연막 패턴은 도핑 되지 않은 폴리실리콘층 또는 비정질 실리콘층중 선택된 어느 하나인 것을 특징으로 하는 SRAM.
  9. 제 8 항에 있어서, 상기 도핑 되지 않은 폴리실리콘층 또는 비정질 실리콘층중 선택된 어느 하나의 상기 Vcc라인 및 상기 노드 부분에는 도전성 불순물로서 인(P)이 도핑되어 있는 것을 특징으로 하는 SRAM.
  10. 트랜지스터의 게이트 전극으로 사용되는 게이트 도전층의 제1 내지 제3 패턴과 워드 라인(word line)과 Vss라인으로 사용되는 도전층 패턴과 부하 소자 부분과 Vcc라인 및 노드 부분을 함께 구비한 절연막 패턴이 순차적으로 구비되어 있고 상기 제1 내지 제3 패턴과 상기 도전층 패턴 및 상기 절연막 패턴 사이에 순차적으로 형성된 제1 내지 제2 층간절연막을 구비하는 SRAM 제조 방법에 있어서,
    상기 부하 소자 부분을 상기 Vcc라인과 상기 노드부분사이에 존재하는 하부 물질막의 단차로부터 유발되는 층간절연막 표면의 기복을 따라서 형성하는 것을 특징으로 하는 SRAM 제조 방법.
  11. 제 10 항에 있어서, 상기 부하 소자 부분의 길이를 확장하기 위해 상기 도전층 패턴의 두께를 두껍게 형성하는 것을 특징으로 하는 SRAM 제조방법.
  12. 제 11 항에 있어서, 상기 도전층 패턴은 폴리사이드층으로 형성하는 것을 특징으로 하는 SRAM 제조방법.
  13. 제 10 항에 있어서, 상기 하부 물질막의 단차를 높여 상기 부하 소자 부분의 길이를 확장시키기 위해 상기 제1 및 제2 층간절연막의 두께를 두껍게 형성하는 것을 특징으로 하는 SRAM 제조 방법.
  14. 제 10 항에 있어서, 상기 제1 내지 제3 패턴 상에 형성된 상기 도전층 패턴 사이의 상기 제2 층간절연막을 제거하여 상기 부하 소자 부분과 상기 제1 층간절연막을 직접 접촉시키는 것을 특징으로 하는 SRAM 제조 방법.
  15. 제 14 항에 있어서, 상기 제2 층간절연막을 제거하는 과정에서 상기 제1 층간 절연막도 일부 식각하여 상기 제1 층간절연막의 상기 부하 소자 부분과 접촉되는 부분의 두께를 상기 제1 층간절연막의 다른 부분에 비해 얇게 형성하는 것을 특징으로 하는 SRAM 제조 방법.
  16. 제 10 항 또는 제 15 항에 있어서, 상기 제1 층간절연막 또는 상기 제2 층간절연막은 HTO막으로 형성하는 것을 특징으로 하는 SRAM 제조 방법.
  17. 제 10 항에 있어서, 상기 절연막 패턴은 도핑 되지 않은 폴리실리콘층 또는 비정질 실리콘층중 선택된 어느 하나로 형성하는 것을 특징으로 하는 SRAM 제조 방법.
  18. 제 17 항에 있어서, 상기 도핑되지 않은 폴리실리콘층 또는 비정질 실리콘층중 선택된 어느 하나의 소정 영역에 도전성 불순물로서 인(P)을 이온 주입하여 상기 Vcc라인 및 상기 노드 부분을 형성하는 것을 특징으로 하는 SRAM 제조 방법.
  19. 제 18 항에 있어서, 상기 Vcc라인 및 상기 노드 부분을 형성하기 위한 상기 인이 이온 주입되는 위치를 서로 반대 방향으로 이동시켜서 상기 절연막 패턴의 부하 소자 부분의 길이를 확장하는 것을 특징으로 하는 SRAM 제조 방법.
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