KR19990010546A - Power supply circuit of low voltage semiconductor device - Google Patents
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Abstract
본 발명에 따른 저 전원 전압으로 동작 가능한 반도체 장치의 전원 구동 회로는 상기 저 전원 전압의 공급을 위한 전원 라인과; 외부 전원 전압이 상기 저 전원 전압보다 낮은지 높은지를 검출한 검출 신호를 발생하는 고전압 검출 회로와; 상기 검출 신호가 활성화될 때, 상기 외부 전원 전압으로 상기 전원 라인을 구동하는 제 1 구동기와; 상기 검출 신호가 비활성화될 때, 상기 외부 전원 전압에서 소정 전압이 감압된 전압에 해당하는 레벨로 상기 전원 라인을 구동하는 제 2 구동기 및; 상기 제 2 구동기에 접속되며, 소정 기준 신호가 인가될 때 활성화되어 소정 전류를 흘려주는 전류원을 포함한다.A power supply driving circuit of a semiconductor device operable at a low power supply voltage according to the present invention includes a power supply line for supplying the low power supply voltage; A high voltage detection circuit for generating a detection signal that detects whether an external power supply voltage is lower or higher than the low power supply voltage; A first driver for driving the power line with the external power voltage when the detection signal is activated; A second driver for driving the power supply line to a level corresponding to a voltage at which a predetermined voltage is reduced in the external power supply voltage when the detection signal is deactivated; It is connected to the second driver and includes a current source that is activated when a predetermined reference signal is applied to flow a predetermined current.
Description
본 발명은 반도체 장치에 관한 것으로서, 구체적으로는 저전원에서 동작하는 반도체 장치의 전원 구동 회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly to a power supply driving circuit of a semiconductor device operating at a low power supply.
최근 반도체 장치에서 특히 반도체 메모리 제품은 고속 동작 (high speed operation)과 함께 낮은 전원 전압 (low Vcc)에서 적은 전력을 소모 (low power dissipation)하는 특성의 갖도록 요구되는 추세이다. 따라서, 저전압, 즉 3.3V 제품의 경우 높은 주파수 사이클 상태에서 액티브 전류 (Active current : ICC)의 값이 점차로 감소하여 제품 개발에 있어 해결되어야 할 문제로 대두되고 있다.Recently, in semiconductor devices, semiconductor memory products, in particular, have been required to have characteristics of low power dissipation at low power supply voltage (low Vcc) with high speed operation. Therefore, in the case of low voltage, that is, 3.3V products, the value of active current (ICC) gradually decreases in a high frequency cycle state, which is a problem to be solved in product development.
일반적으로, 5V 제품에서 통상적으로 적용되는 내부 전원 전압 발생 회로 (internal Vcc generating circuit : IVC) 또는 전압 변환 회로 (voltage converting circuit)는 low Vcc에서 파워-다운 및 상기 회로들 내부에서 흐르는 DC 전류 패스에 의한 CMOS 스탠바이 전류 문제들로 인해 3.3V 제품에서 적용하지 않고 있다. 이에 따라, 저전압 제품에서 고속 구현에 따른 상기 ICC 전류 증가 문제를 해결해야만 한다. 또한, 저전압 제품에 상기 IVC 회로 또는 상기 전압 변환 회로를 적용할 경우 상기 회로들에 의해서 점유되는 칩 면적이 상당히 크기 때문에 칩 사이즈를 증가시키는 단점이 있다.In general, internal Vcc generating circuits (IVCs) or voltage converting circuits commonly applied in 5V products are used for power-down at low Vcc and DC current paths flowing inside the circuits. Due to CMOS standby current problems, it is not applied in 3.3V products. Accordingly, the ICC current increase problem due to the high speed implementation in the low voltage product has to be solved. In addition, the application of the IVC circuit or the voltage conversion circuit to a low voltage product has the disadvantage of increasing the chip size because the chip area occupied by the circuits is quite large.
따라서 본 발명의 목적은 높은 전원 전압에서 액티브 전류 및 전원 전압 증가에 따른 특성을 개선하기 위한 저전압 반도체 장치의 전원 구동 회로를 제공하는 것이다.Accordingly, an object of the present invention is to provide a power supply driving circuit of a low voltage semiconductor device for improving the characteristics of the active current and the power supply voltage at high power supply voltage.
도 1은 본 발명에 따른 반도체 장치의 전원 구동 회로를 보여주는 블럭도;1 is a block diagram showing a power supply driving circuit of a semiconductor device according to the present invention;
도 2는 종래 및 본 발명에 따른 외부 전원 전압 대비 내부 전원 전압을 보여주는 도면;2 is a view showing an internal power supply voltage versus an external power supply voltage according to the prior art and the present invention;
도 3은 외부 전원 전압의 변화에 따른 도 1의 고전압 검출 회로의 출력 전압 레벨을 보여주는 도면,3 is a diagram illustrating an output voltage level of the high voltage detecting circuit of FIG. 1 according to a change in an external power supply voltage;
도면의 주요 부분에 대한 부호 설명Explanation of symbols for the main parts of the drawings
100 : 고전압 검출 회로 110 : 제 1 구동기100: high voltage detection circuit 110: first driver
120 : 제 2 구동기 130 : 전류원120: second driver 130: current source
상술한 바와같은 목적을 달성하기 위한 본 발명의 일특징에 의하면, 저 전원 전압으로 동작하는 반도체 장치의 전원 구동 회로에 있어서, 상기 저 전원 전압의 공급을 위한 전원 라인과; 외부 전원 전압이 상기 저 전원 전압보다 낮은지 높은지를 검출한 검출 신호를 발생하는 검출 수단과; 상기 검출 신호가 활성화될 때, 상기 외부 전원 전압으로 상기 전원 라인을 구동하는 제 1 구동 수단과; 상기 검출 신호가 비활성화될 때, 상기 외부 전원 전압에서 소정 전압이 감압된 전압에 해당하는 레벨로 상기 전원 라인을 구동하는 제 2 구동 수단 및; 상기 제 2 구동 수단에 접속되며, 소정 기준 신호가 인가될 때 활성화되어 일정 전류를 흘려주는 전류원을 포함하는 것을 특징으로 한다.According to one aspect of the present invention for achieving the above object, a power supply driving circuit of a semiconductor device operating at a low power supply voltage, comprising: a power supply line for supplying the low power supply voltage; Detection means for generating a detection signal that detects whether an external power supply voltage is lower or higher than the low power supply voltage; First driving means for driving the power supply line to the external power supply voltage when the detection signal is activated; Second driving means for driving the power supply line to a level corresponding to a voltage at which a predetermined voltage is reduced in the external power supply voltage when the detection signal is deactivated; And a current source connected to the second driving means and activated when a predetermined reference signal is applied.
이 실시예에 있어서, 상기 제 1 구동 수단은 상기 외부 전원 전압과 상기 전원 라인 사이에 형성되는 드레인-소오스 채널 및 상기 검출 신호 발생 수단에 접속되는 게이트를 갖는 제 1 PMOS 트랜지스터를 포함하는 것을 특징으로 한다.In this embodiment, the first driving means comprises a first PMOS transistor having a drain-source channel formed between the external power supply voltage and the power supply line and a gate connected to the detection signal generating means. do.
이 실시예에 있어서, 상기 외부 전원 전압과 상기 전류원 사이에 접속되며, 상기 외부 전원 전압이 인가될 때 활성화되는 수단을 부가적으로 포함하며, 상기 외부 전원 전압과 상기 전류원 사이에 형성되는 드레인-소오스 채널 및 접지된 게이트를 갖는 제 2 PMOS 트랜지스터로 구성되는 것을 특징으로 한다.In this embodiment, a drain-source formed between the external power supply voltage and the current source, further comprising means connected between the external power supply voltage and the current source, the means being activated when the external power supply voltage is applied. And a second PMOS transistor having a channel and a grounded gate.
이 실시예에 있어서, 상기 제 2 구동 수단은 상기 외부 전원 전압이 인가되는 콜렉터와, 상기 전류원에 접속된 에미터 및, 상기 제 2 PMOS 트랜지스터의 드레인에 접속된 베이스를 갖는 NPN형 바이폴라 트랜지스터를 포함하는 것을 특징으로 한다.In this embodiment, the second driving means includes an NPN type bipolar transistor having a collector to which the external power supply voltage is applied, an emitter connected to the current source, and a base connected to the drain of the second PMOS transistor. Characterized in that.
이 실시예에 있어서, 상기 소정 전압은 상기 바이폴라 트랜지스터의 베이스-에미터 전압인 것을 특징으로 한다.In this embodiment, the predetermined voltage is characterized in that the base-emitter voltage of the bipolar transistor.
이 실시예에 있어서, 상기 검출 신호는 상기 외부 전원 전압이 상기 저 전원 전압보다 낮을 때 로우 레벨이고, 상기 외부 전원 전압이 상기 저 전원 전압보다 높을 때 하이 레벨인 것을 특징으로 한다.In this embodiment, the detection signal is low level when the external power supply voltage is lower than the low power supply voltage, and high level when the external power supply voltage is higher than the low power supply voltage.
이와같은 장치에 의해서, 외부 전원 전압이 3.5볼트보다 낮은지 높은지를 검출하여 내부 전원 전압의 레벨을 제어한다.By such a device, the level of the internal power supply voltage is controlled by detecting whether the external power supply voltage is lower or higher than 3.5 volts.
이하 본 발명의 실시예에 따른 참조도면들 도 1 내지 도 3에 의거하여 상세히 설명한다.Reference drawings according to embodiments of the present invention will be described in detail with reference to FIGS. 1 to 3.
도 1을 참조하면, 본 발명의 신규한 저전압 반도체 장치의 전원 구동 회로는 고전압 검출 회로 (high voltage detecting circuit) (100), 상기 검출 회로 (100)에 제어되며 외부 전원 전압 (VCC_EXT)의 레벨을 그대로 내부 전원 전압 (VCC_INT)으로 구동하는 제 1 구동기 (110), 그리고 상기 외부 전원 전압 (VCC_EXT)에 응답하여 상기 전압 (VCC_EXT)을 소정 전압 {예를들면, 바이폴라 트랜지스터의 베이스-에미터 전압 (VBE) : 0.7V} 감압하여 상기 내부 전원 전압 (VCC_INT)로 구동하는 제 2 구동기 (120)를 포함한다.Referring to FIG. 1, the power supply driving circuit of the novel low voltage semiconductor device of the present invention is controlled by a high voltage detecting circuit 100 and the detecting circuit 100 to adjust the level of the external power supply voltage VCC_EXT. The first driver 110 driving the internal power supply voltage VCC_INT as it is, and the voltage VCC_EXT in response to the external power supply voltage VCC_EXT are set to a predetermined voltage (for example, the base-emitter voltage of the bipolar transistor ( VBE): 0.7V} and a second driver 120 for driving at the internal power supply voltage VCC_INT under reduced pressure.
이에 따라, 상기 외부 전원 전압 (VCC_EXT)이 상기 저전압 (예를들면, 3.5V)보다 낮으면, 상기 검출 회로 (100)에 의해서 제어되는 제 1 구동기 (110)가 동작하여 상기 외부 전원 전압 (VCC_EXT)의 레벨을 그대로 상기 내부 전원 전압 (VCC_INT)으로 구동하게 된다. 반면에, 상기 외부 전원 전압 (VCC_EXT)이 상기 저전압보다 높을 경우, 상기 검출 회로 (100)에 의해서 상기 제 1 구동기 (110)는 비활성화된다. 따라서, 상기 외부 전원 전압 (VCC_EXT)이 상기 저전압보다 높으면, 상기 제 2 구동기 (120)를 통해 전압 (VBE)에 해당하는 약 0.7볼트만큼 감압되어 상기 내부 전원 전압 (VCC_INT)이 구동된다.Accordingly, when the external power supply voltage VCC_EXT is lower than the low voltage (eg, 3.5V), the first driver 110 controlled by the detection circuit 100 operates to operate the external power supply voltage VCC_EXT. ) Is driven as the internal power supply voltage VCC_INT. On the other hand, when the external power supply voltage VCC_EXT is higher than the low voltage, the first driver 110 is deactivated by the detection circuit 100. Therefore, when the external power supply voltage VCC_EXT is higher than the low voltage, the internal power supply voltage VCC_INT is driven by reducing the voltage by about 0.7 volts corresponding to the voltage VBE through the second driver 120.
이로써, 저전압 반도체 장치가 고전압에서 액티브 전류 및 전원 전압의 증가로 인해 특성이 취약해지는 파라미터를 개선할 수 있다. 또한, 상기 외부 전원 전압 (VCC_EXT)이 상기 저전압보다 높을 경우 전압 (VBE)만큼 감압함에 따라 소모되는 전력을 줄일 수 있게 되었다.As a result, the low voltage semiconductor device can improve a parameter that becomes weak due to an increase in active current and power supply voltage at high voltage. In addition, when the external power supply voltage VCC_EXT is higher than the low voltage, power consumed by reducing the voltage VBE may be reduced.
도 1은 본 발명의 바람직한 실시예에 따른 저전압 반도체 장치의 전원 구동 회로의 구성을 보여주는 블럭도이다.1 is a block diagram showing a configuration of a power supply driving circuit of a low voltage semiconductor device according to a preferred embodiment of the present invention.
도 1을 참조하면, 고전압 검출 회로 (100)는 외부 전원 전압 (VCC_EXT)을 입력받아 상기 전압 (VCC_EXT)이 기준 전압 (즉, 3.5볼트)보다 낮은지 높은지를 검출한다. 상기 외부 전원 전압 (VCC_EXT)이 상기 기준 전압보다 낮으면, 상기 검출 회로 (100)는 하이 레벨의 검출 신호 (Vdet)을 발생한다. 반면에, 상기 외부 전원 전압 (VCC_EXT)이 상기 기준 전압보다 높으면, 상기 검출 회로 (100)는 로우 레벨의 상기 검출 신호 (Vdet)을 발생한다. 상기 고전압 검출 회로 (100)는 이 분야의 통상적인 지식을 습득한 자들에게 잘 알려져 있기 때문에 도면에는 생략되었다.Referring to FIG. 1, the high voltage detection circuit 100 receives an external power supply voltage VCC_EXT and detects whether the voltage VCC_EXT is lower than or higher than a reference voltage (ie, 3.5 volts). When the external power supply voltage VCC_EXT is lower than the reference voltage, the detection circuit 100 generates a detection signal Vdet having a high level. On the other hand, when the external power supply voltage VCC_EXT is higher than the reference voltage, the detection circuit 100 generates the detection signal Vdet having a low level. The high voltage detection circuit 100 is omitted in the drawings because it is well known to those who have acquired the general knowledge in this field.
제 1 구동기 (first driver) (110)는 상기 고전압 검출 회로 (100)로부터 출력된 상기 검출 신호 (Vdet)에 의해서 활성화되거나 비활성화되며, PMOS 트랜지스터 (P1)로 구성된다. 상기 PMOS 트랜지스터 (P1)의 소오스-드레인 채널은 상기 내부 전원 전압 (VCC_INT)의 공급을 위한 전원 라인 (L1)과 상기 외부 전원 전압 (VCC_EXT) 사이에 형성되며, 그것의 게이트는 상기 검출 회로 (100)에 접속된다. 따라서, 상기 검출 신호 (Vdet)가 로우 레벨, 즉 상기 외부 전원 전압 (VCC_EXT)가 상기 기준 전압보다 낮을 때 상기 PMOS 트랜지스터 (P1)는 턴-온된다. 그 결과 상기 내부 전원 전압 (VCC_INT)은, 도 2에 도시된 바와같이, 상기 외부 전원 전압 (VCC_EXT)에 따라 움직인다. 반면, 상기 검출 신호 (Vdet)가 하이 레벨일 때 상기 트랜지스터 (P2)는 턴-오프된다.The first driver 110 is activated or deactivated by the detection signal Vdet output from the high voltage detection circuit 100 and is composed of a PMOS transistor P1. A source-drain channel of the PMOS transistor P1 is formed between the power supply line L1 for supplying the internal power supply voltage VCC_INT and the external power supply voltage VCC_EXT, the gate of which is the detection circuit 100. ) Is connected. Accordingly, the PMOS transistor P1 is turned on when the detection signal Vdet is at a low level, that is, when the external power supply voltage VCC_EXT is lower than the reference voltage. As a result, the internal power supply voltage VCC_INT moves in accordance with the external power supply voltage VCC_EXT, as shown in FIG. 2. On the other hand, when the detection signal Vdet is at a high level, the transistor P2 is turned off.
제 2 구동기 (second driver) (120)는 NPN 바이폴라 트랜지스터 (Q1)로 구성되며, 그것의 베이스는 접지된 게이트를 갖는 PMOS 트랜지스터 (P2)의 소오스-드레인 채널을 통해 상기 외부 전원 전압 (VCC_EXT)에 접속된다. 상기 트랜지스터 (Q1)의 콜렉터는 상기 외부 전원 전압 (VCC_EXT)에 접속되고, 그것의 에미터는 기준 신호 (Vref)에 제어되는 전류원 (130), 즉 상기 내부 전원 전압 (VCC_INT)의 공급을 위한 전원 라인 (L1)에 접속된다. 상기 트랜지스터 (Q1)은 상기 외부 전원 전압 (VCC_EXT)이 인가되면 그것의 베이스-에미터 전압 (VBE)만큼 상기 전압 (VCC_EXT)을 감압하여 상기 내부 전원 전압 (VCC_EXT)을 구동한다.The second driver 120 consists of an NPN bipolar transistor Q1, the base of which is connected to the external power supply voltage VCC_EXT via the source-drain channel of the PMOS transistor P2 having a grounded gate. Connected. The collector of the transistor Q1 is connected to the external power supply voltage VCC_EXT, the emitter of which is connected to a reference signal Vref, the power source line for supplying the current source 130, i.e. the internal power supply voltage VCC_INT. It is connected to (L1). When the external power supply voltage VCC_EXT is applied, the transistor Q1 decompresses the voltage VCC_EXT by its base-emitter voltage VBE to drive the internal power supply voltage VCC_EXT.
상기 전류원 (130)은 상기 기준 신호 (Vref)에 제어되는 NMOS 트랜지스터들 (N1) 및 (N2)로 구성된다. 상기 트랜지스터 (N1)의 드레인-소오스 채널은 상기 PMOS 트랜지스터 (P2)의 드레인, 즉 상기 바이폴라 트랜지스터 (Q1)의 베이스와 접지 사이에 형성된다. 그리고, 상기 트랜지스터 (N2)의 드레인-소오스 채널은 상기 바이폴라 트랜지스터 (Q1)의 에미터와 상기 접지 사이에 형성된다.The current source 130 is composed of NMOS transistors N1 and N2 controlled to the reference signal Vref. The drain-source channel of the transistor N1 is formed between the drain of the PMOS transistor P2, that is, the base of the bipolar transistor Q1 and ground. The drain-source channel of the transistor N2 is formed between the emitter of the bipolar transistor Q1 and the ground.
도 2는 본 발명 및 종래 기술에 따른 외부 전원 전압 대비 내부 전원 전압의 변화를 보여주는 도면이다. 도 2에서 알 수 있듯이, 종래의 경우 외부 전원 전압 (VCC_EXT)이 기준 전압 (즉, 3.5V)보다 낮을 때와 높을 때 모두 기호 (a)와 같이 상기 전압 (VCC_EXT)에 비례하여 감소 또는 증가한다. 본 발명의 경우 상기 외부 전원 전압 (VCC_EXT)이 상기 기준 전압보다 낮을 때 종래와 동일하게 상기 외부 전원 전압 (VCC_EXT)에 비례하여 감소 또는 증가한다. 하지만, 상기 외부 전원 전압 (VCC_EXT)이 상기 기준 전압 (즉, 3.5V)보다 높을 경우 기호 (b)와 같이 소정 레벨 (즉, 바이폴라 트랜지스터의 베이스-에미터 전압 : VBE) 감압되어 상기 외부 전원 전압 (VCC_EXT)을 따라 증가 또는 감소하게 된다.2 is a view showing a change in the internal power supply voltage compared to the external power supply voltage according to the present invention and the prior art. As can be seen in FIG. 2, in the conventional case, when the external power supply voltage VCC_EXT is lower than the reference voltage (that is, 3.5V) and high, the voltage decreases or increases in proportion to the voltage VCC_EXT as shown in the symbol (a). . In the present invention, when the external power supply voltage VCC_EXT is lower than the reference voltage, it decreases or increases in proportion to the external power supply voltage VCC_EXT as in the related art. However, when the external power supply voltage VCC_EXT is higher than the reference voltage (ie, 3.5V), a predetermined level (ie, base-emitter voltage of the bipolar transistor: VBE) is reduced as shown in symbol (b), and the external power supply voltage is reduced. It increases or decreases along (VCC_EXT).
도 3은 도 1의 고전압 검출 회로의 출력 전압을 보여주는 도면이다. 도 3에서, 외부 전원 전압 (VCC_EXT)이 3.5V보다 낮으면, 고전압 검출 회로 (100)의 출력 전압은 0V, 즉 로우 레벨이고, 상기 외부 전원 전압 (VCC_EXT)이 3.5V보다 높으면, 상기 고전압 검출 회로 (100)의 출력 전압은 3.5V보다 높은 하이 레벨로 출력된다.3 is a diagram illustrating an output voltage of the high voltage detection circuit of FIG. 1. In FIG. 3, when the external power supply voltage VCC_EXT is lower than 3.5V, the output voltage of the high voltage detection circuit 100 is 0V, that is, a low level, and when the external power supply voltage VCC_EXT is higher than 3.5V, the high voltage detection The output voltage of the circuit 100 is output at a high level higher than 3.5V.
본 발명에 따른 동작은 도 1 내지 도 3에 의거하여 이하 설명된다.The operation according to the invention is described below with reference to FIGS.
외부 전원 전압 (VCC_EXT)이 3.5V보다 낮은 레벨로 공급되면, 도 1의 고전압 검출 회로 (100)는 로우 레벨의 검출 신호 (Vdet)를 발생한다. 그 결과, PMOS 트랜지스터 (P1)가 턴-온되어 상기 외부 전원 전압 (VCC_EXT)을 내부 전원 전압 (VCC_INT)의 공급을 위한 전원 라인 (L1)으로 구동한다. 반면, 상기 외부 전원 전압 (VCC_EXT)이 상기 3.5V보다 높은 레벨로 공급되면, 상기 고전압 검출 회로 (100)는 하이 레벨의 상기 검출 신호 (Vdet)을 발생한다. 이에 따라, 상기 검출 신호 (Vdet)에 제어되는 상기 트랜지스터 (P1)는 턴-오프된다. 따라서, 상기 내부 전원 전압 (VCC_INT)은 단지 바이폴라 트랜지스터 (Q1)을 통해 구동되기 때문에 상기 내부 전원 전압 (VCC_INT)은, 도 2의 기호 (b)의 실선과 같이, 그것의 베이스-에미터 전압 (VBE)만큼 감압된다.When the external power supply voltage VCC_EXT is supplied at a level lower than 3.5V, the high voltage detection circuit 100 of FIG. 1 generates a low level detection signal Vdet. As a result, the PMOS transistor P1 is turned on to drive the external power supply voltage VCC_EXT to the power supply line L1 for supplying the internal power supply voltage VCC_INT. On the other hand, when the external power supply voltage VCC_EXT is supplied at a level higher than 3.5V, the high voltage detection circuit 100 generates the detection signal Vdet having a high level. Accordingly, the transistor P1 controlled by the detection signal Vdet is turned off. Thus, since the internal power supply voltage VCC_INT is driven only through the bipolar transistor Q1, the internal power supply voltage VCC_INT is equal to its base-emitter voltage, as shown by the solid line in symbol (b) of FIG. VBE).
상기한 바와같이, 저전압 반도체 장치에 높은 외부 전원 전압 (VCC_EXT)이 공급될 때 내부 전원 전압 (VCC_INT)을 다운시킴으로써 전력 소비를 감소시킴과 아울러 고전압에서 디바이스 파라미터의 특성이 취약해지는 것을 방지할 수 있다.As described above, when the high external power supply voltage VCC_EXT is supplied to the low-voltage semiconductor device, by lowering the internal power supply voltage VCC_INT, it is possible to reduce the power consumption and to prevent the characteristics of the device parameter from becoming weak at high voltages. .
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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