KR19990010539A - Semiconductor chip test method and circuit - Google Patents
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Abstract
본 발명은 발진핀을 사용하여 반도체 칩을 테스트하는 방법 및 그 회로에 관한 것으로, 상기 일 발진핀과 상기 다른 발진핀에 각각 서로 역상인 발진 신호를 입력하고, 이에 응답하여 발생된 소정 레벨의 신호에 의해 상기 반도체 칩이 정상 동작되도록 하고, 상기 일 발진핀과 상기 다른 발진핀에 동일한 발진 신호를 입력하고, 이에 응답하여 발생된 다른 소정 레벨의 신호에 의해 상기 반도체 칩을 테스트한다. 이와 같은 방법 및 장치에 의해서, 발진핀에 인가되는 발진 신호를 사용하여 반도체 칩을 테스트하기 위한 신호를 발생시킬 수 있고, 따라서 테스트 핀을 제거하거나 다른 용도로 사용할 수 있다.The present invention relates to a method for testing a semiconductor chip using an oscillation pin, and a circuit thereof, wherein a signal having a predetermined level generated in response to inputting an oscillation signal that is in phase with each other to the one oscillation pin and the other oscillation pin, respectively. The semiconductor chip is operated normally, and the same oscillation signal is input to the one oscillation pin and the other oscillation pin, and the semiconductor chip is tested by a signal of another predetermined level generated in response thereto. By such a method and apparatus, the oscillation signal applied to the oscillation pin can be used to generate a signal for testing the semiconductor chip, and thus the test pin can be removed or used for other purposes.
Description
본 발명은 반도체 칩 테스트 방법 및 그 회로에 관한 것으로, 좀 더 구체적으로는 발진핀의 출력을 사용하여 반도체 칩을 테스트함으로써, 기존의 테스트 핀을 제거하거나 이 테스트 핀을 다른 용도에 사용될 수 있도록 하는 반도체 칩 테스트 방법 및 그 회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor chip test method and a circuit thereof, and more particularly, to test a semiconductor chip using an output of an oscillation pin, thereby removing an existing test pin or allowing the test pin to be used for other purposes. A semiconductor chip test method and a circuit thereof are provided.
도 1은 일반적인 발진 회로를 나타낸 도면이다.1 is a diagram illustrating a general oscillation circuit.
도 1을 참조하면, 반도체 칩(1)을 동작시키는 발진 신호를 발생시키는 발진 회로는, 일반적으로 상기 반도체 칩(1)의 입력핀 중 발진핀(Xin, Xout)(2, 3) 사이에 병렬 연결된 수정 발진자(crystal oscillator)(6) 및 저항(R)을 포함한다. 그리고, 상기 수정 발진자(6) 양단에 각각 연결된 캐패시터(C1, C2)를 포함한다. 또한, 상기 발진핀(Xin, Xout)(2, 3) 양단에 연결된 인버터(inverter)(8)를 포함한다.Referring to FIG. 1, an oscillation circuit for generating an oscillation signal for operating the semiconductor chip 1 is generally paralleled between the oscillation pins Xin and Xout 2 and 3 of the input pins of the semiconductor chip 1. Connected crystal oscillator 6 and resistor R. And capacitors C1 and C2 connected to both ends of the crystal oscillator 6, respectively. It also includes an inverter (8) connected to both ends of the oscillation pin (Xin, Xout) (2, 3).
이 때, 상기 반도체 칩(1)은 또한 입력핀으로 테스트 핀(test)(4)을 갖고, 이 테스트 핀(4)을 통해 외부로부터 상기 반도체 칩(1)을 테스트하기 위한 소정의 신호를 인가 받는다.At this time, the semiconductor chip 1 also has a test pin 4 as an input pin, and applies a predetermined signal for testing the semiconductor chip 1 from the outside through the test pin 4. Receive.
그러나, 일반적으로 상기 테스트 핀(4)은 제품을 생산하고, 그 제품이 정상적으로 동작하는가의 여부를 판단하기 위해 사용되며, 제품의 정상적인 동작에는 불필요하다.Generally, however, the test pin 4 is used to produce a product and determine whether the product operates normally, and is not necessary for normal operation of the product.
따라서, 상기 테스트 핀(4)을 사용하지 않고 다른 방법으로 반도체 칩(1)을 테스트 할 수 있다면, 상기 테스트 핀(4)은 사용자가 다른 용도로 이용할 수 있도록 그 활용이 가능하게 된다.Therefore, if the semiconductor chip 1 can be tested in another way without using the test pin 4, the test pin 4 can be utilized for other purposes.
본 발명은 상술한 제반 문제점을 해결하기 위해 제안된 것으로서, 테스트 핀을 사용하지 않고 반도체 칩을 테스트할 수 있는 반도체 칩 테스트 방법을 제공함에 그 목적이 있다.The present invention has been proposed to solve the above-mentioned problems, and an object thereof is to provide a semiconductor chip test method capable of testing a semiconductor chip without using a test pin.
본 발명의 다른 목적은 발진핀을 통해 입력되는 발진 신호를 사용하여 반도체 칩을 정상 동작시키는 신호를 발생시키거나, 필요에 따라 이를 테스트하는 신호를 발생시키는 반도체 칩 테스트 회로를 제공함에 있다.Another object of the present invention is to provide a semiconductor chip test circuit for generating a signal for operating a semiconductor chip normally by using an oscillation signal input through an oscillation pin, or generating a signal for testing the signal as necessary.
도 1은 일반적인 발진 회로를 나타낸 도면;1 shows a general oscillation circuit;
도 2는 본 발명의 실시예에 따른 반도체 칩 테스트 방법 및 그 회로를 설명하기 위한 도면;2 is a view for explaining a semiconductor chip test method and a circuit thereof according to an embodiment of the present invention;
도 3A 내지 도 3B는 도 2의 반도체 칩의 정상 발진시 발진핀의 출력 파형도;3A to 3B are output waveform diagrams of the oscillation pins during the normal oscillation of the semiconductor chip of FIG. 2;
도 4A 내지 도 4C는 본 발명의 실시예에 따른 반도체 칩의 정상동작시 반도체 칩 테스트 회로의 각 부위의 파형을 나타낸 도면;4A to 4C show waveforms of respective portions of a semiconductor chip test circuit during normal operation of a semiconductor chip according to an embodiment of the present invention;
도 5A 내지 도 5C는 본 발명의 실시예에 따른 반도체 칩의 테스트 동작시 반도체 칩 테스트 회로의 각 부위의 파형을 나타낸 도면.5A through 5C are waveform diagrams of respective portions of a semiconductor chip test circuit during a test operation of the semiconductor chip according to an exemplary embodiment of the present invention.
도면의 주요 부분에 대한 부호의 설명Explanation of symbols for the main parts of the drawings
1, 10 : 반도체 칩 2~4, 12~14 : 입력핀1, 10: semiconductor chip 2-4, 12-14: input pin
6 : 수정 발진자 8, 16 : 인버터6: crystal oscillator 8, 16: inverter
20 : 신호발생회로 22 : 제 1 파형정형회로20: signal generating circuit 22: first waveform shaping circuit
24 : 파형지연회로 26 : 제 2 파형정형회로24: waveform delay circuit 26: second waveform shaping circuit
28 : D-플립플롭 30 : 로직회로부28: D-flip flop 30: logic circuit
(구성)(Configuration)
상술한 목적을 달성하기 위해 제안된 본 발명의 특징에 의하면, 반도체 칩 테스트 방법은, 발진핀을 갖는 반도체 칩을 테스트하는 방법에 있어서, 상기 일 발진핀과 상기 다른 발진핀에 각각 서로 역상의 위상을 갖는 발진 신호를 입력하고, 이에 응답하여 발생된 소정 레벨의 신호에 의해 상기 반도체 칩이 정상 동작되도록 하고, 상기 일 발진핀과 상기 다른 발진핀에 동일한 발진 신호를 입력하고, 이에 응답하여 발생된 다른 소정 레벨의 신호에 의해 상기 반도체 칩을 테스트한다.According to a feature of the present invention proposed to achieve the above object, the semiconductor chip test method, in a method for testing a semiconductor chip having an oscillation pin, each of the oscillation pin and the other oscillation pin in the opposite phase of each other Inputs an oscillation signal having a signal and causes the semiconductor chip to operate normally by a signal of a predetermined level generated in response to the oscillation signal, inputs the same oscillation signal to the one oscillation pin and the other oscillation pin, and is generated in response thereto. The semiconductor chip is tested by another predetermined level of signal.
상술한 목적을 달성하기 위한 본 발명의 다른 특징에 의하면, 반도체 칩 테스트 회로는, 발진핀을 통해 외부로부터 입력되는 발진 신호에 따라 동작되는 반도체 칩을 테스트하는 회로에 있어서, 상기 발진핀을 통해 각각 입력되는 서로 역상의 위상을 갖는 발진 신호를 인가 받고, 이에 응답하여 상기 반도체 칩을 정상 동작시키기 위한 소정 레벨의 신호를 발생시키고, 상기 발진핀을 통해 각각 입력되는 동일한 발진 신호를 인가 받고, 이에 응답하여 상기 반도체 칩을 테스트하기 위한 다른 소정 레벨의 신호를 발생시키는 수단을 포함한다.According to another aspect of the present invention for achieving the above object, the semiconductor chip test circuit, in the circuit for testing the semiconductor chip operated according to the oscillation signal input from the outside through the oscillation pin, each through the oscillation pin Receives an oscillation signal having an inverted phase input to each other, in response thereto generates a signal of a predetermined level for operating the semiconductor chip normally, and receives the same oscillation signal respectively input through the oscillation pins, and responds thereto. Means for generating another predetermined level of signal for testing the semiconductor chip.
이 장치의 바람직한 실시예에 있어서, 상기 신호발생수단은, 상기 일 발진핀을 통해 입력되는 발진 신호의 파형을 소정의 파형으로 변화시키는 제 1 파형정형수단과; 상기 소정의 파형을 해당 시간만큼 지연시키는 수단과; 상기 다른 발진핀을 통해 입력되는 발진 신호의 파형을 다른 소정의 파형으로 변화시키는 제 2 파형정형수단과; 상기 파형지연수단으로부터 출력되는 파형을 입력으로 하고, 상기 제 2 파형정형수단으로부터 출력되는 파형을 클락으로 하여 상기 반도체 칩을 동작시키는 소정 레벨의 신호 및 상기 반도체 칩을 테스트하는 다른 소정 레벨의 신호 중 어느 하나가 출력되도록 하는 래치를 포함한다.In a preferred embodiment of the apparatus, the signal generating means includes: first waveform shaping means for changing a waveform of an oscillation signal input through the one oscillation pin into a predetermined waveform; Means for delaying the predetermined waveform by a corresponding time; Second waveform shaping means for changing a waveform of an oscillation signal input through said other oscillating pin into another predetermined waveform; A waveform of a predetermined level for operating the semiconductor chip with a waveform output from the waveform delay means as a clock and a waveform output from the second waveform shaping means and a signal of another predetermined level for testing the semiconductor chip; It includes a latch to which one is output.
(작용)(Action)
본 발명에 의한 반도체 칩 테스트 방법 및 그 회로는 반도체 칩의 테스트 핀을 없애거나 다른 용도로 사용될 수 있도록 한다.The semiconductor chip test method and the circuit thereof according to the present invention can eliminate the test pin of the semiconductor chip or can be used for other purposes.
(실시예)(Example)
이하, 도 2 내지 도 5를 참조하여 본 발명의 실시예를 상세히 설명한다.Hereinafter, embodiments of the present invention will be described in detail with reference to FIGS. 2 to 5.
도 2는 본 발명의 실시예에 따른 반도체 칩(10) 테스트 방법 및 그 회로를 설명하기 위한 도면이고, 도 3A 내지 도 3B는 도 2의 반도체 칩(10)의 정상 발진시 입력핀 중 발진핀(Xin, Xout)(12, 13)의 출력 파형도이다.2 is a view for explaining a semiconductor chip 10 test method and a circuit thereof according to an exemplary embodiment of the present invention, and FIGS. 3A to 3B are oscillation pins among input pins during the normal oscillation of the semiconductor chip 10 of FIG. Output waveform diagrams of (Xin, Xout) (12, 13).
도 2를 참조하면, 본 발명의 실시예에 따른 발진핀(Xin, Xout)(12, 13)을 이용한 반도체 칩(10)의 테스트 방법은, 외부로부터 상기 발진핀 Xin(12)과 상기 다른 발진핀 Xout(13)에 각각 서로 역상의 위상을 갖는 발진 신호를 인가하고, 이에 응답하여 발생된 하이레벨(high level) 신호 또는 로우레벨(low level) 신호에 의해 상기 반도체 칩(10)이 정상 동작 되도록 한다.Referring to FIG. 2, the test method of the semiconductor chip 10 using the oscillation pins (Xin, Xout) 12 and 13 according to an embodiment of the present invention may include the oscillation pin Xin 12 and the other oscillation from the outside. An oscillation signal having a phase opposite to each other is applied to the pin Xout 13, and the semiconductor chip 10 operates normally by a high level signal or a low level signal generated in response thereto. Be sure to
이 때, 상기 각 발진 신호는 각각 도 3A 및 도 3B에 도시된 바와 같이, 서로 반대의 위상을 갖는 사인파(sign wave)이다.At this time, each of the oscillation signals is a sign wave having phases opposite to each other, as shown in FIGS. 3A and 3B, respectively.
이하, 상기 반도체 칩(10)의 정상 동작은 로우레벨 신호에 의해 동작되고, 하이레벨 신호에 의해 상기 반도체 칩(10)을 테스트하는 동작이 수행된다고 가정한다.Hereinafter, it is assumed that the normal operation of the semiconductor chip 10 is operated by a low level signal, and the operation of testing the semiconductor chip 10 is performed by a high level signal.
상기 반도체 칩(10)을 테스트 하고자 하는 경우, 외부로부터 상기 발진핀 Xin(12)과 상기 발진핀 Xout(13)에 동일한 발진 신호를 인가하고 즉, 동일한 위상을 갖는 사인파를 인가하고, 이에 응답하여 발생된 하이레벨 신호에 의해 상기 반도체 칩(10)을 테스트한다.When the semiconductor chip 10 is to be tested, the same oscillation signal is applied to the oscillation pin Xin 12 and the oscillation pin Xout 13 from the outside, that is, a sine wave having the same phase is applied, and in response thereto. The semiconductor chip 10 is tested by the generated high level signal.
상기 반도체 칩(10)을 테스트하는 회로는 다음과 같이 구성된다.The circuit for testing the semiconductor chip 10 is configured as follows.
먼저, 상기 반도체 칩(10)은 발진핀(Xin, Xout)(12, 13)을 갖는다. 그리고, 상기 발진핀(Xin, Xout)(12, 13) 양단에 인버터(16)가 연결되어 있고, 상기 인버터(16)의 출력단에 기존의 회로인 로직회로부(30)의 일 입력단이 연결되어 있다.First, the semiconductor chip 10 has oscillation pins Xin and Xout 12 and 13. In addition, an inverter 16 is connected to both ends of the oscillation pins Xin and Xout 12 and 13, and an input terminal of a logic circuit unit 30, which is an existing circuit, is connected to an output terminal of the inverter 16. .
상기 반도체 칩(10)을 테스트하는 회로는 상기 인버터(16)의 입력단과 출력단에 각각의 입력단이 연결되고, 상기 로직회로부(30)의 다른 입력단 즉, 종래 입력핀 중 테스트 핀(14)이 연결되는 입력단에 출력단이 연결된다.In the circuit for testing the semiconductor chip 10, each input terminal is connected to an input terminal and an output terminal of the inverter 16, and another input terminal of the logic circuit unit 30, that is, a test pin 14 among conventional input pins, is connected. The output terminal is connected to the input terminal.
도 4A 내지 도 4C는 본 발명의 실시예에 따른 반도체 칩(10)의 정상동작시 반도체 칩(10) 테스트 회로의 각 부위의 파형을 나타낸 도면이고, 도 5A 내지 도 5C는 본 발명의 실시예에 따른 반도체 칩(10)의 테스트 동작시 반도체 칩(10) 테스트 회로의 각 부위의 파형을 나타낸 도면이다.4A to 4C illustrate waveforms of respective portions of the test circuit of the semiconductor chip 10 during the normal operation of the semiconductor chip 10 according to the exemplary embodiment of the present invention, and FIGS. 5A to 5C illustrate embodiments of the present invention. The waveform of each part of the test circuit of the semiconductor chip 10 during the test operation of the semiconductor chip 10 according to the present invention is shown.
상기 반도체 칩(10) 테스트 회로는 좀 더 구체적으로, 제 1 및 제 2 파형정형회로(22, 26)와, 파형지연회로(24)와, D-플립플롭(28)을 포함하여 구성된다.More specifically, the semiconductor chip 10 test circuit includes first and second waveform shaping circuits 22 and 26, a waveform delay circuit 24, and a D-flip flop 28.
이 때, 상기 제 1 파형정형회로(22) 및 파형지연회로(24)는, 상기 발진핀 Xin(12)과 상기 D-플립플롭(28) 입력 단자(D)사이에 직렬 연결 되어 있다. 그리고, 상기 제 2 파형정형회로(26)는, 상기 발진핀 Xout(13)과 상기 D-플립플롭(28)의 클락 단자(C) 사이에 연결되어 있다. 상기 파형지연회로(24)는, 여러 개의 인버터가 직렬 연결된 인버터 어레이(inverter array) 등으로 구성된다.At this time, the first waveform shaping circuit 22 and the waveform delay circuit 24 are connected in series between the oscillation pin Xin 12 and the input terminal D of the flip-flop 28. The second waveform shaping circuit 26 is connected between the oscillation pin Xout 13 and the clock terminal C of the D-flip flop 28. The waveform delay circuit 24 is composed of an inverter array or the like in which several inverters are connected in series.
상기 반도체 칩(10) 테스트 회로는 먼저, 정상 모드로 동작되는 경우 상기 각 발진핀(Xin, Xout)(12, 13) 및 인버터(16)를 통해 위상이 서로 역상인 사인파를 인가 받고, 상기 제 1 및 제 2 파형정형회로(22, 26)에서 각각 도 4A 및 도 4B에 도시된 바와 같은 구형파를 발생시킨다.When the semiconductor chip 10 test circuit is operated in a normal mode, first, a sinusoidal wave having a phase opposite to each other is applied through the oscillation pins Xin and Xout 12 and 13 and the inverter 16. Square waves as shown in Figs. 4A and 4B are generated in the first and second waveform shaping circuits 22 and 26, respectively.
이 때, 상기 제 1 및 제 2 파형정형회로(22, 26)에서 각각 출력되는 구형파는 상기 발진핀(Xin, Xout)(12, 13)을 통해 각각 입력된 사인파와 마찬가지로, 서로 역상의 위상을 갖는다.At this time, the square waves output from the first and second waveform shaping circuits 22 and 26 respectively have opposite phases to each other, like sine waves inputted through the oscillation pins Xin and Xout 12 and 13, respectively. Have
상기 제 1 파형정형회로(22)로부터 출력되는 구형파는 상기 파형지연회로(24)에서 도 4C에 도시된 바와 같이, 시간 tD만큼 딜레이(delay) 되고, 이 딜레이된 신호가 상기 D-플립플롭(28)의 입력 단자(D)에 인가된다.The square wave output from the first waveform shaping circuit 22 is delayed by the time t D in the waveform delay circuit 24, as shown in FIG. 4C, and the delayed signal is delayed by the D-flip-flop. It is applied to the input terminal D of (28).
그러면, 상기 D-플립플롭(28)의 입력 단자(D)에 로우레벨의 신호가 인가되고, 클락 단자(C)에 하이레벨의 신호가 인가되어, 출력 단자(Q bar)를 통해 상기 반도체 칩(10)이 정상 동작 되도록 하는 로우레벨의 신호가 출력된다.Then, a low level signal is applied to the input terminal D of the D-flip-flop 28, and a high level signal is applied to the clock terminal C so that the semiconductor chip is connected through the output terminal Q bar. A low level signal is output to allow 10 to operate normally.
이 때, 상기 클락은 라이징 에지(rising edge)에서 동작된다고 가정한다.At this time, it is assumed that the clock is operated at the rising edge.
한편, 상기 반도체 칩(10) 테스트 회로가 테스트 모드로 동작되는 경우, 상기 발진핀(Xin, Xout)(12, 13)을 통해 동일한 신호 즉, 같은 위상을 갖는 사인파를 인가 받고, 상기 제 1 및 제 2 파형정형회로(22, 26)에서 각각 도 5A 및 도 5B에 도시된 바와 같이, 같은 위상을 갖는 동일한 구형파 신호를 발생시킨다.On the other hand, when the semiconductor chip 10 test circuit is operated in the test mode, a sinusoidal wave having the same signal, that is, the same phase, is applied through the oscillation pins (Xin, Xout) 12 and 13, and the first and The second waveform shaping circuits 22 and 26 generate the same square wave signals having the same phase, as shown in Figs. 5A and 5B, respectively.
이 때, 상기 발진핀(Xin, Xout)(12, 13)에 인가되는 동일한 신호는 상기 반도체 칩(10)을 테스트하기 위해 외부로부터 강제로 인가되는 신호이다.At this time, the same signal applied to the oscillation pins (Xin, Xout) 12, 13 is a signal forcibly applied from the outside to test the semiconductor chip 10.
상기 제 1 파형정형회로(22)로부터 출력되는 구형파는 상기 파형지연회로(24)에서 도 5C에 도시된 바와 같이, 시간 tD만큼 딜레이 되고, 이 딜레이된 신호가 상기 D-플립플롭(28)의 입력 단자(D)에 인가된다.The square wave output from the first waveform shaping circuit 22 is delayed by the time t D in the waveform delay circuit 24 as shown in FIG. 5C, and the delayed signal is delayed by the D-flip flop 28. Is applied to the input terminal (D).
그러면, 상기 D-플립플롭(28)의 입력 단자(D)에 하이레벨의 신호가 인가되고, 상기 클락 단자(C)에 하이레벨의 신호가 인가되어, 출력 단자(Q bar)를 통해 상기 반도체 칩(10)을 테스트하기 위한 하이레벨의 신호가 출력된다. 이 하이레벨 신호를 상기 로직회로부(30)의 종래 테스트 핀(14)과 연결되는 입력 단자에 인가하면 반도체 칩(10)의 테스트 동작이 수행된다.Then, a high level signal is applied to the input terminal D of the D-flip-flop 28, and a high level signal is applied to the clock terminal C, so that the semiconductor is output through the output terminal Q bar. A high level signal for testing the chip 10 is output. When the high level signal is applied to an input terminal connected to the conventional test pin 14 of the logic circuit unit 30, a test operation of the semiconductor chip 10 is performed.
상술한 바와 같은 반도체 칩(10) 테스트 방법 및 테스트 회로에 의해서, 필요에 따라 발진핀(Xin, Xout)(12, 13)을 통해 인가되는 발진 신호를 변경하여 테스트 신호가 발생되도록 함으로써 발진핀(Xin, Xout)(12, 13)을 테스트 핀(14) 대용으로 사용할 수 있다.By the semiconductor chip 10 test method and test circuit as described above, by changing the oscillation signals applied through the oscillation pins (Xin, Xout) (12, 13) as necessary, the oscillation pin ( Xin, Xout) (12, 13) can be used as a test pin (14).
본 발명은 발진핀에 인가되는 발진 신호를 사용하여 반도체 칩을 테스트하기 위한 신호를 발생시킬 수 있고, 따라서 테스트 핀을 제거하거나 다른 용도로 사용할 수 있는 효과가 있다.The present invention can generate a signal for testing a semiconductor chip by using the oscillation signal applied to the oscillation pin, and thus there is an effect that the test pin can be removed or used for other purposes.
Claims (3)
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970033342A KR19990010539A (en) | 1997-07-16 | 1997-07-16 | Semiconductor chip test method and circuit |
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| KR1019970033342A KR19990010539A (en) | 1997-07-16 | 1997-07-16 | Semiconductor chip test method and circuit |
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| KR1019970033342A KR19990010539A (en) | 1997-07-16 | 1997-07-16 | Semiconductor chip test method and circuit |
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| KR (1) | KR19990010539A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8559492B2 (en) | 2009-11-12 | 2013-10-15 | Samsung Electronics Co., Ltd. | Transmitter-only IC chip having external loopback test function and external loopback test method using the same |
-
1997
- 1997-07-16 KR KR1019970033342A patent/KR19990010539A/en not_active Application Discontinuation
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| US8559492B2 (en) | 2009-11-12 | 2013-10-15 | Samsung Electronics Co., Ltd. | Transmitter-only IC chip having external loopback test function and external loopback test method using the same |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Withdrawal due to no request for examination |