KR19990004919U

KR19990004919U - Burn-in Board for Semiconductor Package Testing

Info

Publication number: KR19990004919U
Application number: KR2019970018178U
Authority: KR
Inventors: 김성호
Original assignee: 문정환; 엘지반도체 주식회사
Priority date: 1997-07-10
Filing date: 1997-07-10
Publication date: 1999-02-05
Also published as: KR200177272Y1

Abstract

본 고안은 반도체 패키지 테스트용 번-인 보드에 관한 것으로, 종래에는 검사시 패키지에 랫치 업이 발생하면 검사를 중단하게 되어 시간지연에 따른 생산성이 저하는 되는 문제점이 있었다. 본 고안 반도체 패키지 테스트용 번-인 보드는 각각의 소켓(14)에 연결되어 있는 전원전압 연결선(15)에 각각 퓨즈(17)를 설치하고, 검사시 패키지(13)의 랫치 업으로 퓨즈(17)가 단락되어도 검사를 계속진행하며, 검사 완료후 패키지를 제거하고 단락된 퓨즈를 교체함으로서, 종래와 같이 하나의 패키지에 랫치 업이 발생하는 경우에 검사를 중단하지 않아도 되므로 생산성이 향상되는 효과가 있다.The present invention relates to a burn-in board for testing a semiconductor package, and in the related art, when a latch-up occurs in a package during an inspection, the inspection is stopped, thereby reducing productivity over time. The burn-in board for testing the semiconductor package of the present invention installs the fuses 17 on the power supply line 15 connected to the respective sockets 14, and the fuses 17 are latched up by the package 13 during the inspection. The test continues even if the) is shorted, and by removing the package after replacing the shorted fuse and replacing the shorted fuse, when the latch-up occurs in one package as in the prior art, the productivity does not need to be interrupted. have.

Description

Burn-in Board for Semiconductor Package Testing

본 고안은 반도체 패키지 테스트용 번-인 보드(BURN-IN BOARD)에 관한 것으로, 특히 퓨즈(FUSE)의 단락발생으로 검사시간이 지연되는 것을 방지하도록 하는데 적합한 반도체 패키지 테스트용 번-인 보드에 관한 것이다.The present invention relates to a burn-in board for testing a semiconductor package, and more particularly to a burn-in board for testing a semiconductor package suitable for preventing a test time from being delayed due to a short circuit of a fuse. will be.

일반적으로 반도체 패키지 제조공정 중 번-인공정에서는 완성된 패키지에 실제 사용전압보다 높은 전압을 인가하여 가혹시험을 실시하게 되는데, 이와 같은 번-인공정시 패키지가 설치되는 번-인 보드가 도 1에 도시되어 있는 바, 이를 간단히 설명하면 다음과 같다.In general, in the burn-in process of the semiconductor package manufacturing process, a severe test is performed by applying a voltage higher than the actual voltage to the completed package. In this burn-in process, the burn-in board in which the package is installed is shown in FIG. It is illustrated that it is briefly described as follows.

도 1은 종래 반도체 패키지 테스트용 번-인 보드의 구조를 보인 평면도로서, 도시된 바와 같이, 종래 번-인 보드는 피시비(1)의 상면에 패키지(2)를 설치하기 위한 다수개의 소켓(3)이 설치되어 있고, 그 각각의 소켓(3)은 전원전압 연결선(4)이 연결되어 있으며, 그 전원전압 연결선(4)들은 피시비(1)의 일측 단부에 형성된 접속부(5)에 연결되는 하나의 전원전압 인가선(6)에 연결되어 있고, 그 전원전압 인가선(6) 상에는 퓨즈(7)가 설치되어 있다.1 is a plan view showing a structure of a burn-in board for a conventional semiconductor package test. As shown in the drawing, a conventional burn-in board includes a plurality of sockets 3 for installing a package 2 on an upper surface of a PCB 1. Is installed, and each of the sockets 3 has a power supply voltage connecting line 4 connected thereto, and the power supply voltage connecting lines 4 are connected to the connecting portion 5 formed at one end of the PCB 1. Is connected to a power supply voltage applying line 6, and a fuse 7 is provided on the power supply voltage applying line 6 thereof.

상기와 같이 구성되어 있는 종래 번-인 보드는 각각의 소켓(3)에 검사하고자 하는 패키지(2)를 설치한 다음, 상기 피시비(1)의 일측 단부에 형성된 접속부(5)를 검사장비에 접속시키고 실제 사용전압 보다 높은 전압을 인가하며 불량발생 패키지(2)를 검출한다In the conventional burn-in board having the above configuration, the package 2 to be inspected is installed in each socket 3, and then the connection part 5 formed at one end of the PCB 1 is connected to the inspection equipment. And apply a voltage higher than the actual use voltage and detect the defective package (2).

그러나, 패키지(2) 중에 하나가 랫치 업(LATCH UP)이 발생하여 퓨즈(7)가 단락되면 검사를 멈추고 다시 번-인 보드(8)를 검사장비에서 해체한 다음, 랫치 업이 발생한 패키지(2)를 찾아내어 제거하고 검사를 다시 실시하여야 하므로 검사시간 지연에 따른 생산성저하의 요인이 되는 문제점이 있었다.However, if one of the packages 2 is latched up and the fuse 7 is short-circuited, the inspection stops and the burn-in board 8 is again dismantled from the inspection equipment. 2) There was a problem that the productivity is lowered due to the delay of the inspection time because it has to find and remove and perform the inspection again.

상기와 같은 문제점을 감안하여 안출한 본 고안의 목적은 퓨즈의 단락으로 검사가 지연되어 생산성이 저하되는 것을 방지하도록 하는데 적합한 반도체 패키지 테스트용 번-인 보드를 제공함에 있다.An object of the present invention devised in view of the above problems is to provide a burn-in board for testing a semiconductor package suitable for preventing the inspection is delayed due to a short circuit of the fuse to reduce productivity.

도 1은 종래 반도체 패키지 테스트용 번-인 보드의 구조를 보인 평면도.1 is a plan view showing the structure of a burn-in board for a conventional semiconductor package test.

도 2는 본 고안 반도체 패키지 테스트용 번-인 보드의 구조를 보인 평면도.Figure 2 is a plan view showing the structure of a burn-in board for testing the semiconductor package of the present invention.

* * 도면의 주요 부분에 대한 부호의 설명 * ** * Explanation of symbols for the main parts of the drawing * *

11 : 피시비 12 : 접속부11: PCB 12: Connection

14 : 소켓 15 : 전원전압 연결선14 socket 15 power supply line

16 : 전원전압 인가선 17 : 퓨즈16: power supply voltage 17: fuse

상기와 같은 본 고안의 목적을 달성하기 위하여 일측에 접속부가 형성된 피시비와, 그 피시비의 상면에 설치되는 다수개의 소켓과, 그 각각의 소켓에 연결되는 전원전압 연결선과, 그 전원전압 연결선에 연결되는 하나의 전원전압 인가선과, 상기 각각의 전원전압 연결선 상에 설치되는 복수개의 퓨즈를 포함하여서 구성된 것을 특징으로 하는 반도체 패키지 테스트용 번-인 보드가 제공된다.In order to achieve the object of the present invention as described above, a PCB having a connection portion formed on one side, a plurality of sockets installed on an upper surface of the PCB, a power voltage connecting line connected to each of the sockets, and connected to the power voltage connecting line Provided is a burn-in board for testing a semiconductor package, comprising a power supply voltage applying line and a plurality of fuses provided on the respective power supply voltage connecting lines.

이하, 상기와 같이 구성되는 본 고안 반도체 패키지 테스트용 번-인 보드를 첨부된 도면의 실시예를 참고하여 보다 상세히 설명하면 다음과 같다.Hereinafter, the burn-in board for testing the inventive semiconductor package configured as described above will be described in more detail with reference to embodiments of the accompanying drawings.

도 2는 본 고안 반도체 패키지 테스트용 번-인 보드의 구조를 보인 평면도로서, 도시된 바와 같이, 본 고안 반도체 패키지 테스트용 번-인 보드는 장방형의 피시비(11) 일측 단부에 검사장치에 접속되는 접속부(12)가 형성되어 있다.2 is a plan view showing the structure of the burn-in board for testing the semiconductor package according to the present invention. As shown, the burn-in board for testing the semiconductor package of the present invention is connected to an inspection apparatus at one end of the rectangular PCB 11. The connection part 12 is formed.

그리고, 상기 피시비(11)의 상면에는 패키지(13)를 장착하기 위한 다수개의 소켓(14)들이 설치되어 있고, 그 소켓(14)들은 각각 전원전압 연결선(15)이 연결되어 있으며, 그 전원전압 연결선(15)들은 접속부(12)에 연결되는 하나의 전원전압 인가선(16)에 연결되어 있다.In addition, a plurality of sockets 14 for mounting the package 13 are installed on an upper surface of the PCB 11, and the sockets 14 are each connected with a power supply voltage connecting line 15, and the power supply voltage The connecting lines 15 are connected to one power supply voltage applying line 16 connected to the connecting unit 12.

또한, 상기 전원전압 연결선(15)에는 각각 퓨즈(17)를 설치하여서, 패키지(13)가 랫치 업이 발생하면 랫치 업이 발생한 패키지(13)에 연결된 퓨즈(17)가 단락되고, 나머지는 검사가 이루어질 수 있도록 되어 있다.In addition, by installing the fuses 17 to the power supply line 15, each of the fuses (17) connected to the package 13 is a short-circuit when the package 13 is latched up, the rest is inspected Is supposed to be done.

상기의 실시예에서는 각각의 전원전압 연결선(15)에 퓨즈(17)를 설치하는 것을 예로 들어 설명하였으나, 꼭 그에 한정하는 것은 아니고, 몇 개의 소켓(14)을 하나의 전원전압 연결선(15)으로 연결하고, 그 전원전압 연결선(15)에 퓨즈(17)를 설치하는 등 본 고안의 사상을 벗어나지 않는 범위내에서 얼마든지 변형이 가능하다.In the above embodiment, the installation of the fuses 17 to the respective power supply voltage connecting lines 15 has been described as an example. However, the present disclosure is not limited thereto, and several sockets 14 may be connected to one power supply voltage connecting line 15. It is possible to make any modification within the range without departing from the spirit of the present invention, such as connecting, and installing the fuse 17 on the power supply line 15.

상기와 같이 구성되는 본 고안 반도체 패키지 테스트용 번-인 보드는 소켓(11)에 검사하고자 하는 패키지(13)를 각각 장착하고, 피시비(11)의 접속부(12)를 검사장비에 접속시킨 다음, 실제 사용전압 보다 높은 전압을 인가하며 검사를 실시한다.The burn-in board for testing the semiconductor package of the present invention configured as described above is equipped with a package 13 to be inspected in the socket 11 and connected the connection part 12 of the PCB 11 to the inspection equipment. Inspect voltage by applying voltage higher than actual voltage.

상기와 같이 검사를 실시하는 중에 하나의 패키지(13)에 랫치 업이 발생하여 퓨즈(17)가 단락되어도 검사는 계속 진행하고, 검사가 종료된 후에 랫치 업이 발생한 패키지(13)는 제거하고, 퓨즈(17)는 교체하게 된다.Even if the latch up occurs in one package 13 during the inspection as described above and the fuse 17 is short-circuited, the inspection continues, and after completion of the inspection, the package 13 in which the latch up has occurred is removed, The fuse 17 is to be replaced.

이상에서 상세히 설명한 바와 같이, 본 고안 반도체 패키지 테스트용 번-인 보드는 각각의 소켓에 연결되어 있는 전원전압 연결선에 각각 퓨즈를 설치하고, 검사시 패키지의 랫치 업으로 퓨즈가 단락되어도 검사를 계속진행하며, 검사 완료후 패키지를 제거하고 단락된 퓨즈를 교체함으로서, 종래와 같이 하나의 패키지에 랫치 업이 발생하는 경우에 검사를 중단하지 않아도 되므로 생산성이 향상되는 효과가 있다.As described in detail above, the burn-in board for testing the semiconductor package of the present invention installs a fuse to each of the power voltage connecting lines connected to each socket, and continues the inspection even if the fuse is shorted due to the latch-up of the package during the inspection. In addition, by removing the package after completion of the inspection and replacing the shorted fuse, when the latch-up occurs in one package as in the related art, the inspection does not have to be interrupted, thereby improving productivity.

Claims

A PCB having a connection portion formed on one side thereof, a plurality of sockets provided on an upper surface of the PCB, a power supply voltage connection line connected to each of the sockets, a power supply voltage supply line connected to the power supply voltage connection line, and the respective power sources A burn-in board for testing a semiconductor package, comprising a plurality of fuses installed on a voltage connection line.