KR19990004651A - Voltage Reference Circuit for Semiconductor Memory Devices - Google Patents
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Abstract
본 발명은 반도체 메모리소자의 기준전압 발생회로에 관한 것으로서, 셀 데이터 0에 대한 센싱 마진이 작은 경우에는 기준전압을 상승시켜 주고, 셀 데이터 1에 대한 센싱마진이 작은 경우에는 기준전압을 하강시켜 줌으로써 메모리셀의 데이터를 센싱하기 위한 기준전압을 일정하게 유지시켜 줄 수 있는 반도체 메모리 셀의 기준 전압 발생회로에 관한 것이다.The present invention relates to a reference voltage generating circuit of a semiconductor memory device, wherein the reference voltage is increased when the sensing margin for the cell data 0 is small, and the reference voltage is lowered when the sensing margin for the cell data 1 is small. A reference voltage generation circuit of a semiconductor memory cell capable of maintaining a constant reference voltage for sensing data of a memory cell.
반도체 메모리셀의 데이터를 센싱하기 위한 소정의 기준전압을 발생하는 회로에 있어서, 외부로부터 인가되는 입력신호에 따라 기준전압을 발생하는 기준전압 발생부와; 상기 기준전압 발생부에서 발생된 기준전압이 소정의 값과 다른 경우, 소정의 기준전압이 되도록 조정하는 기준전압 제어부로 이루어진다.A circuit for generating a predetermined reference voltage for sensing data of a semiconductor memory cell, comprising: a reference voltage generator for generating a reference voltage according to an input signal applied from the outside; If the reference voltage generated by the reference voltage generator is different from the predetermined value, the reference voltage control unit for adjusting to become a predetermined reference voltage.
Description
본 발명은 반도체 메모리소자의 기준전압 제어회로에 관한 것으로서, 메모리 셀의 데이터를 센싱하기 위한 기준전압을 일정하게 유지시켜 줄 수 있는 반도체 메모리셀의 기준전압 제어회로에 관한 것이다.The present invention relates to a reference voltage control circuit of a semiconductor memory device, and more particularly to a reference voltage control circuit of a semiconductor memory cell capable of maintaining a constant reference voltage for sensing data of a memory cell.
일반적으로 DRAM 소자는 셀에 0 또는 1 의 정보가 저장된다. 셀에 저장된 데이터를 센싱하기 위해서는 기준전압(VBLP)이 필요한데, 통상적으로 이 기준전압(VBLP)은 1/2Vcc 를 유지하도록 설계되어있다.In general, a DRAM device stores zero or one information in a cell. In order to sense data stored in a cell, a reference voltage (V BLP ) is required. Typically, the reference voltage (V BLP ) is designed to maintain 1 / 2Vcc.
그러나, 프로세스 등의 변화에 의해 기준전압의 레벨이 변하게 되면, 데이터 0 또는 1 에 대한 센싱마진(sensing margin)이 부족하여 정확하게 메모리셀에 저장된 데이터를 센싱할 수 없는 문제점이 있었다.However, when the level of the reference voltage changes due to a change in the process or the like, there is a problem in that data stored in the memory cell cannot be accurately sensed due to a lack of a sensing margin for data 0 or 1.
즉, 도 1을 참조하면, 초기에 비트라인(B,/B)이 프리차아지회로(PR)에 의해 도 2와 같이 기준전압(VBLP)은 1/2Vcc 로 프로차아지되어 있으며, 워드라인(WL0)이 선택되면, 데이터 1이 저장되어 있는 메모리셀(MC1)이 선택되어진다.That is, referring to FIG. 1, initially, the bit lines B and / B are precharged by the precharge circuit PR, and the reference voltage V BLP is procharged to 1/2 Vcc as shown in FIG. 2. When the line WL0 is selected, the memory cell MC1 in which data 1 is stored is selected.
따라서, 데이터 1과 기준전압간에는 전압차(△V)가 발생되어 비트라인(B)과 반전 비트라인(/B)은 각각 5V, 0V 로 되어 각각 데이터 버스 db, /db 에 실리게 된다.Therefore, a voltage difference DELTA V is generated between the data 1 and the reference voltage so that the bit line B and the inverted bit line / B are 5V and 0V, respectively, and are loaded on the data bus db and / db, respectively.
그러나, 상기한 바와같은 반도체 메모리소자는 기준전압(VBLP)이 상승하면, 데이터 1와 기준전압간의 전압차(△V)가 감소하여, 데이터 1에 대한 센싱마진이 감소하게 되어 비트라인에는 5V의 전압이 실리지 않게 된다.However, in the semiconductor memory device as described above, when the reference voltage V BLP rises, the voltage difference ΔV between the data 1 and the reference voltage decreases, so that the sensing margin for the data 1 decreases. Does not carry the voltage.
이와는 달리, 기준전압(VBLP)이 감소하면, 데이터 0와 기준전압간의 전압차(△V)가 감소하여, 데이터 0 에 대한 센싱마진이 감소하여 비트라인에는 0V의 전압이 실리지 않게 된다.On the contrary, when the reference voltage V BLP decreases, the voltage difference ΔV between the data 0 and the reference voltage decreases, so that the sensing margin for the data 0 decreases so that the voltage of 0 V is not loaded on the bit line.
따라서, 기준전압의 레벨이 변화함에 따라 데이터 1 또는 0 에 대한 센싱마진이 감소하여 정확하게 데이터를 센싱하게 되는 문제점이 있었다.Therefore, as the level of the reference voltage changes, the sensing margin for data 1 or 0 decreases, thereby accurately sensing data.
본 발명은 상기한 바와같은 종래 기술의 문제점을 해결하기 위한 것으로서, 메모리셀의 데이터를 센싱하기 위한 기준전압을 일정하게 유지시켜 줄 수 있는 반도체 메모리셀의 기준전압 발생회로를 제공하는 데 그 목적이 있다.The present invention is to solve the problems of the prior art as described above, the object of the present invention is to provide a reference voltage generating circuit of a semiconductor memory cell that can maintain a constant reference voltage for sensing data of the memory cell have.
도 1은 일반적으로 반도체 메모리소자의 회로도,1 is a circuit diagram of a semiconductor memory device in general;
도 2는 데이터 센싱에 따른 기준전압의 변화를 나타낸 도면,2 is a view showing a change in a reference voltage according to data sensing;
도 3는 본 발명의 실시예에 따른 반도체 메모리소자에 있어서, 기준전압 발생회로도,3 is a circuit diagram illustrating a reference voltage generator in a semiconductor memory device according to an embodiment of the present invention;
도 4은 도 3의 기준전압 발생회로에 있어서, 기준전압 제어부의 상세회로도,4 is a detailed circuit diagram of a reference voltage controller in the reference voltage generating circuit of FIG.
도면의 주요 부분에 대한 부호의 설명Explanation of symbols for the main parts of the drawings
10: 기준전압 발생부 20: 기준전압 제어부10: reference voltage generation unit 20: reference voltage control unit
21: 부하 22: 부하조정부21: load 22: load adjustment unit
MP1 - MP3 : PMOS 트랜지스터MP1-MP3: PMOS Transistors
MN1 - MN5: NMOS 트랜지스터MN1-MN5: NMOS Transistors
R1, R2, R21 - R23: 저항 F1, F2: 퓨즈R1, R2, R21-R23: Resistor F1, F2: Fuse
I1 - I10: 인버터 NA1 - NA4: 낸드 게이트I1-I10: Inverter NA1-NA4: NAND Gate
상기 목적을 달성하기 위하여, 반도체 메모리셀의 데이터를 센싱하기 위한 소정의 기준전압을 발생하는 회로에 있어서, 외부로부터 인가되는 입력신호에 따라 기준전압을 발생하는 기준전압 발생부와; 상기 기준전압 발생부에서 발생된 기준전압이 소정의 값과 다른 경우, 소정의 기준전압이 되도록 조정하는 기준전압 제어부로 이루어지는 반도체 메모리소자의 기준전압 발생회로를 제공하는 것을 특징으로 한다.In order to achieve the above object, a circuit for generating a predetermined reference voltage for sensing data of a semiconductor memory cell, the circuit comprising: a reference voltage generator for generating a reference voltage according to an input signal applied from the outside; When the reference voltage generated by the reference voltage generator is different from a predetermined value, it is characterized in that a reference voltage generating circuit of a semiconductor memory device comprising a reference voltage control unit for adjusting to a predetermined reference voltage.
본 발명에 있어서, 상기 기준전압 발생부는 반전입력신호로서 외부 입력신호가 인가되는 NMOS 트랜지스터 및 PMOS 트랜지스터로 구성되어, 입력신호를 증폭하는 증폭기와, 상기 증폭기의 출력단과 비반전 입력단사이에 연결된 피이드백용 저항으로 이루어진다.In the present invention, the reference voltage generator is composed of an NMOS transistor and a PMOS transistor to which an external input signal is applied as an inverting input signal, and an amplifier for amplifying an input signal, and for feedback connected between an output terminal and a non-inverting input terminal of the amplifier. Made of resistance.
본 발명의 실시예에 있어서, 상기 기준전압 제어부는 상기 기준전압 발생부의 출력단에 연결된 다수의 부하와; 기준전압 발생부로부터 발생된 기준전압이 소정의 기준전압이 되도록 상기 다수의 부하중 하나를 선택하기 위한 선택신호를 출력하는 부하조정부로 구성한다.In an embodiment of the present invention, the reference voltage controller includes: a plurality of loads connected to an output terminal of the reference voltage generator; And a load adjuster for outputting a selection signal for selecting one of the plurality of loads such that the reference voltage generated from the reference voltage generator is a predetermined reference voltage.
본 발명의 실시예에 있어서, 부하는 부하조정부로부터 선택신호에 의해 그의 저항값이 조정되는 병렬연결된 다수의 저항으로 구성되고, 상기 부하조정부는 퓨즈의 컷팅에 따라 다수의 부하중 하나를 선택하는 선택신호를 출력하는 인버터와 낸드 게이트의 다수의 논리 게이트로 구성된다.In the embodiment of the present invention, the load is composed of a plurality of resistors connected in parallel whose resistance is adjusted by a selection signal from the load adjusting unit, wherein the load adjusting unit selects one of the plurality of loads according to the cutting of the fuse. It consists of an inverter for outputting a signal and a plurality of logic gates of the NAND gate.
본 발명에 따르면, 기준전압이 프로세스 등의 변화에 의하여 변동되더라도 원하는 1/2Vcc 로 조정하여 줌으로써, 데이터 센싱마진을 향상시킨다.According to the present invention, the data sensing margin is improved by adjusting to a desired 1 / 2Vcc even if the reference voltage is changed by a change in the process or the like.
(실시예)(Example)
이하, 첨부된 도면에 의하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 3A는 본 발명의 실시예에 따른 반도체 메모리소자의 기준전압발생회로의 회로도를 도시한 것이다.3A is a circuit diagram of a reference voltage generation circuit of a semiconductor memory device according to an embodiment of the present invention.
도 3A을 참조하면, 본 발명의 실시예에 따른 기준전압 발생회로는 입력신호(IN)를 입력하여 기준전압(VBLP))를 발생하는 기준전압 발생부(10)와, 기준전압 발생부(10)에서 발생된 기준전압(VBLP)이 1/2Vcc 이 되도록 조정하여 주는 기준전압 제어부(20)를 포함한다.Referring to FIG. 3A, the reference voltage generating circuit according to an embodiment of the present invention includes a reference voltage generator 10 for inputting an input signal IN to generate a reference voltage V BLP , and a reference voltage generator ( And a reference voltage controller 20 for adjusting the reference voltage V BLP generated at 10) to be 1/2 Vcc.
기준전압 발생부(10)는 도 3B의 등가회로에 도시된 바와같이 반전입력단자에 외부 입력신호가 인가되는 PMOS 트랜지스터(MP1 - MP3)와 NMOS 트랜지스터(MN1 - MN3)으로 구성된 증폭기(OP)와, 상기 증폭기의 출력단과 비반전 입력단사이에 연결된, NMOS 트랜지스터로 구현된 피이드백용 저항(R1)으로 이루어진다.As shown in the equivalent circuit of FIG. 3B, the reference voltage generator 10 includes an amplifier OP composed of PMOS transistors MP1-MP3 and NMOS transistors MN1-MN3 to which an external input signal is applied to an inverting input terminal. And a feedback resistor R1 implemented as an NMOS transistor connected between an output terminal of the amplifier and a non-inverting input terminal.
기준전압 제어부(20)는 상기 기준전압 발생부(10)의 출력단에 저항(R1)과 병렬로 연결된 부하(21)와, 기준전압 발생부(10)로부터 발생된 기준전압(VBLP)이 1/2Vcc가 되도록 상기 부하(21)의 값을 선택하기 위한 선택신호(S1 - S4)를 출력하는 부하조정부(22)로 구성된다.The reference voltage controller 20 has a load 21 connected in parallel with the resistor R1 at the output terminal of the reference voltage generator 10 and a reference voltage V BLP generated from the reference voltage generator 10 is 1. And a load adjuster 22 for outputting selection signals S1-S4 for selecting the value of the load 21 to be / 2Vcc.
부하(21)는 부하조정부(22)로부터 선택신호 (S1 - S4)에 의해 그의 저항값이 조정되는 병렬연결된 다수의 저항(R2, R21 - R23)으로 구성되는 데, 이들 저항들은 게이트에 각각 선택신호(S1-S4)가 인가되는 저항과 크기가 서로 다른 저항이 직렬 연결되어 원하는 저항값을 얻게 된다. 따라서, 이들 저항중 접지에 연결된 NMOS 트랜지스터의 크기가 서로 다르게 집적시킴으로써, 저항 (R2)에 비하여 큰 값을 갖거나 또는 작은 값을 갖는다.The load 21 is composed of a plurality of parallel-connected resistors R2, R21-R23 whose resistance values are adjusted by the selection signals S1-S4 from the load adjuster 22, each of which is selected at the gate. A resistor having a different magnitude from a resistor to which the signals S1-S4 are applied is connected in series to obtain a desired resistance value. Therefore, the size of the NMOS transistors connected to the ground among these resistors is different from each other, thereby having a larger value or a smaller value than the resistor R2.
부하조정부(22)는 도 4에 도시된 바와같이 퓨즈(F1, F2)의 컷팅에 따라 부하(R21, R2, R23, R24)로 선택신호 (S1-S4)를 출력하는 인버터(I1 - I10)와 낸드 게이트(NA1 - NA4)의 다수의 논리 게이트로 구성된다.The load adjusting unit 22 outputs the selection signals S1-S4 to the loads R21, R2, R23, and R24 according to the cutting of the fuses F1 and F2 as shown in FIG. 4. And a plurality of logic gates of NAND gates NA1-NA4.
상기와 같은 구성을 갖는 액정표시소자의 기준전압 발생회로의 동작을 설명하면 다음과 같다.The operation of the reference voltage generating circuit of the liquid crystal display device having the above configuration will be described below.
기준전압 발생부(10)로 하이상태의 입력신호(IN)가 입력되면, NMOS 트랜지스터 (MN1, MN3)이 턴온되어, PMOS 트랜지스터(MP3)가 턴온된다. 기준전압 제어부(20)에서는 초기상태에, 부하조정부(22)의 선택신호(S2)에 의해 저항(R2)만 선택되도록 설정된다.When the high state input signal IN is input to the reference voltage generator 10, the NMOS transistors MN1 and MN3 are turned on, and the PMOS transistor MP3 is turned on. The reference voltage control unit 20 is set so that only the resistor R2 is selected in the initial state by the selection signal S2 of the load adjusting unit 22.
따라서, 기준전압 발생부(10)로부터 발생된 기준전압(VBLP)은 저항(R1, R2)의 값에 따라 달라진다. 즉, 도 3B의 등가회로를 참조하면 기준전압(VBLP)은 A(1+R1/R2)이므로, 저항 (R1/R2)의 비에 따라 기준전압값이 결정된다.Therefore, the reference voltage V BLP generated from the reference voltage generator 10 depends on the values of the resistors R1 and R2. That is, referring to the equivalent circuit of FIG. 3B, since the reference voltage V BLP is A (1 + R1 / R2), the reference voltage value is determined according to the ratio of the resistors R1 / R2.
이때 저항(R1/R2)의 비에 의해 기준전압(VBLP)이 1/2Vcc 로 되면, 원하는 기준전압값이 얻어졌으므로 부하조정부(22)의 퓨즈(F1, F2)를 컷팅하여 부하의 값을 조정할 필요가 없게 된다.At this time, when the reference voltage V BLP becomes 1 / 2Vcc due to the ratio of the resistors R1 / R2, since the desired reference voltage value is obtained, the fuses F1 and F2 of the load adjusting unit 22 are cut to adjust the load value. There is no need to adjust.
그러나, 발생된 기준전압(VBLP)이 1/2Vcc보다 크거나 작은 경우에는 부하조정부(22)의 퓨즈(F1, F2)를 커팅하여 부하(21)의 값을 조정함으로써, 기준전압(VBLP)이 1/2Vcc 이 되도록 조정한다.However, when the generated reference voltage V BLP is larger or smaller than 1/2 Vcc, the fuses F1 and F2 of the load adjusting unit 22 are cut to adjust the value of the load 21, thereby adjusting the reference voltage V BLP. ) To be 1 / 2Vcc.
먼저, 기준전압(VBLP)이 1/2Vcc 보다 큰 경우에는 기준전압 제어부(20)의 퓨즈 (F1, F2)를 컷팅한다. 즉, 기준전압이 원하는 값보다 크므로, 저항(R2)보다 작은 저항(R2)을 선택하도록 퓨즈(F1, F2)를 컷팅한다. 이에 따라 인버터(I7)를 통해 하이상태의 선택신호(S1)가 부하(R21)를 구성하는 NMOS 트랜지스터에 인가되어 턴온되므로, 저항(R2)보다 작은 저항값을 갖는 저항(R21)이 선택된다. 따라서, 기준전압은 퓨즈 컷팅전보다 작아져 1/2Vcc 로 조정되어진다.First, when the reference voltage V BLP is greater than 1 / 2Vcc, the fuses F1 and F2 of the reference voltage controller 20 are cut. That is, since the reference voltage is larger than the desired value, the fuses F1 and F2 are cut to select the resistor R2 smaller than the resistor R2. Accordingly, since the selection signal S1 in the high state is applied to the NMOS transistor constituting the load R21 through the inverter I7, the resistor R21 having a smaller resistance value than the resistor R2 is selected. Therefore, the reference voltage becomes smaller than before the fuse cutting so that it is adjusted to 1 / 2Vcc.
다음, 기준전압(VBLP)이 1/2Vcc 보다 작은 경우에는 저항(R2)보다 큰 저항(R21)을 선택하도록 퓨즈(F1 또는 F2)를 컷팅하여 선택신호(S3, S4)가 출력되도록하여 저항(R2)보다 큰 저항값을 갖는 저항(R22) 또는 저항(R23)보다 큰값을 갖는 저항이 선택되게 된다. 따라서, 기준전압은 퓨즈 컷팅전보다 커져서 1/2Vcc 로 조정되어진다.Next, when the reference voltage V BLP is less than 1 / 2Vcc, the fuse F1 or F2 is cut to select the resistor R21 larger than the resistor R2 so that the selection signals S3 and S4 are output. A resistor R22 having a resistance value greater than R2 or a resistor having a value greater than the resistor R23 is selected. Therefore, the reference voltage is larger than before the fuse cutting so that it is adjusted to 1 / 2Vcc.
상술한 바와 같은 본 발명의 반도체 소자의 기준전압 발생회로에 따르면, 기준전압이 프로세스 등의 변화에 의하여 변동되더라도 원하는 1/2Vcc 로 조정하여 줌으로써, 데이터 센싱마진을 향상시켜 반도체 메모리소자의 데이터를 정확하게 센싱할 수 있게 된다.According to the reference voltage generating circuit of the semiconductor device of the present invention as described above, even if the reference voltage is changed by a change in the process or the like, by adjusting to a desired 1 / 2Vcc, the data sensing margin is improved to accurately correct the data of the semiconductor memory device. You can sense it.
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