KR19990004499A - 스완2 케이블티브이 시스템의 프레임 처리장치 - Google Patents

Abstract

1. 청구범위에 기재된 발명이 속한 기술분야

SWAN2 케이블티브이 시스템

2. 발명이 해결하려고 하는 기술적 과제

종래 SWAN2 CATV시스템에서 CPE패킷을 유토피아 레벨-1 신호로 변환하는데 따르는 어려움을 해결하고자 한 것임.

3. 발명의 해결방법의 요지

다수의 시스템 동기 클럭을 생성하여 사시틈 각단에 제공해주는 클럭 발생수단과;상기 클럭발생수단에서 발생된 클럭에 동기되어 가입자측으로부터 전송되는 4채널의 CPE 패킷 스트림으로부터 CPE 패킷 오버헤드 및 경보신호를 처리하고 ATM 셀만을 추출하여 출력하는 CPE 패킷 - ATM 변환수단과;상기 CPE 패킷-ATM 변환수단에서 일정주기로 발생되는 FEBE값 및 BIP-8 에러 계수값에 따라 ATM 셀의 전송을 제어하는 제어수단과;상기 제어수단의 제어에 따라 상기 CPE 패킷 - ATM 변환수단에서 얻어지는 ATM 셀을 상향신호로 원격 터미널 스위칭부로 전달해주고 그 원격 터미널 스위칭부로부터 스위칭된 하향신호는 수신하여 STS-1정합부에 전달해주는 DS3정합수단으로 이루어짐을 특징으로 한 것이다.

4. 발명의 중요한 용도

CPE패킷을 ATM프레임으로 변환하여 송신하는 스완2 케이블티브이 시스템 및 CPE패킷으로 데이터를 전송하는 통신 시스템에 적용되는 것임.

Description

스완2 케이블티브이 시스템의 프레임 처리장치

본 발명은 비동기식 전송모드(ATM) 기반의 스완2(SWAN2) 케이블티브이(CATV)망에서 가입자로부터 상향으로 전송되는 CPE 패킷을 ATM 전송모드에 맞는 프레임으로 변환하는 모듈을 구현하여 ATM 셀(Cel1)을 추출하는 기능, 유토피아(UTOPIA) 송신 기능, 동기 및 에러 체크기능, CPE 패킷 송신/수신시에 필요한 CPE 오버헤드 처리 기능을 원할히 수행토록 한 스완2 케이볼티브이 시스템의 프레임 처리 장치를 제공하고자 한 것이다.

본 발명은 ATM기반의 스완2 케이블티브이(CATV) 시스템에 관한 것으로, 특히 가입자에서 상향으로 전송되는 1.62Mbps속도를 가진 61Byte 크기의 CPE 패킷을 ATM 전송모드에 맞는 프레임으로 변환하는 변환 모듈에 관한 것이다.

일반적으로, SWAN2 시스템은 위성전송과 ATM전송을 기본으로하고 광케이블을 연결하여 하나의 회선으로 음성 서비스나 영상 및 데이터를 서비스해주는 종합적인 정보통신망이다.

이러한 일반적인 SWAN2 시스템의 인입망 구조는 첨부한 도면 도1과 같다.

이는 최대 16가입자를 수용하기 위한 셋탑박스(1)와, 상기 셋탑박스(1)에서 상향으로 전송되는 CPE 패킷을 ATM 프레임으로 변환하여 ATM 셀 단위로 송신해주는 리모트 터미널(2)로 구성되며, 상기 리모트 터미널(2)내에는 상기 셋탑박스(1)와 데이터를 송수신하기 위한 리모트 터미널 인터페이스 포 비디오(RTIV;Remote Terminal Interface for Video)블록(2a)이 존재 한다.

이러한 구성을 갖는 SWAN2 인입망은 가입자측인 셋탑박스(1)에서 원격 터미널(2)로 전송되는 상향신호는 61바이트 크기의 CPE 패킷(1.62Mbps)이고, 상기 원격 터미널(2)에서 가입자측인 셋탑박스(1)로 전송되는 하향신호는 51.84Mbps의 STS-1 프레임이며, 상기 CPE 패킷에는 53바이트의 ATM 셀이 포함된다.

여기서 53바이트의 ATM 셀은 첨부한 도면 도2와 같은 구조를 갖으며, 이러한 ATM 셀은 CPE 패킷 내부에 포함되어 있으므로, 원격 턱미널(2)은 상향으로 전송되는 CPE 패킷으로부터 상기와 같은 53바이트의 ATM 셀만을 추출하여 ATM 계층과 물리 계층의 인터페이스 규격인 유토피아(UTOPIA) 인터페이스를 통해 상향으로 전송하고, 관련된 제어 및 경보신호, 즉 FEBE(Far End Block Error), BlP-8 에러체크 등의 기능을 수행하게 된다.

그런데, 이러한 종래의 ATM기반 SWAN2 CATV 망에서는 ATM셀을 송수신하는 DS3정합 유니트와 가입자측에 연결되는 상용칩간의 데이터 인터페이스가 상이한 인터페이스방식으로 인터페이스된다.

즉, DS3 유니트는 유토피아 레벨-1 인터페이스를 통해 데이터를 ATM셀 형태로 인터페이스하게 되는데, 이때 가입자측에 연결된 상용칩에는 CPE패킷이 인터페이스되므로 상호 데이터의 원할한 인터페이스를 위해서는 이를 변환해주는 회로가 부가되어야 한다.

이를 실현하기 위해서 종래에는 CPE패킷을 유토피아 레벨-1 인터페이스에 맞는 신호로 변환해주는 기능을 상용칩에 설계하여 사용하였는데, 이러한 상용칩은 고가의 칩이므로 경제성에 있어서 매우 불합리한 단점을 내포하였다.

이에 본 발명은 상기와 같은 종래 CPE 패킷을 ATM 프레임으로 변환하는데 발생하는 제반 문제점을 해결하기 위해서 제안된 것으로, 본 발명은 비동기식 전송모드(ATM) 기반의 스완2(SWAN2) 케이블티브이(CATV)망에서 가입자로부터 상향으로 전송되는 CPE 패킷을 ATM 전송모드에 맞는 프레임으로 변환하는 모듈을 구현하여 ATM 셀(Cel1)을 추출하는 기능, 유토피아(UTOPIA) 송신 기능, 동기 및 에러 체크기능, CPE 패킷 송신/수신시에 필요한 CPE 오버헤드 처리 기능을 원할히 수행토록 한 스완2 케이블티브이 시스템의 프레임 처리를 제공하는 데 그 목적이 있다.

이러한 본 발명의 목적을 달성하기 위한 기술적인 수단은, 다수의 시스템 동기 클럭을 생성하여 시스템 각단에 제공해주는 클럭 발생수단과;상기 클럭발생수단에서 발생된 클럭에 동기되어 가입자측으로부터 전송되는 채널의 CPE 패킷 스트림으로부터 CPE 패킷 오버헤드 및 경보신호를 처리하고 ATM 셀만을 추출하여 출력하는 CPE 패킷 - ATM 변환수단과;상기 CPE 패킷-ATM 변환수단에서 일정주기로 발생되는 FEBE값 및 BIP-8 에러 계수값에 따라 ATM 셀의 전송을 제어하는 제어수단과;상기 제어수단의 제어에 따라 상기 CPE 패킷 - ATM 변환수단에서 얻어지는 ATM 셀을 상향신호로 원격 터미널 스위칭부로 전달해주고 그 원격 터미널 스위칭부로부터 스위칭된 하향신호는 수신하여 STS-1정합부에 전달해주는 DS3정합수단으로 이루어진다.

이하, 본 발명의 바람직한 실시예를 첨부한 도면에 의거 상세히 설명하면 다음과 같다.

도1은 일반적인 스완2 인입망 구조도,

도2는 일반적인 CPE 패킷 구조도,

도3은 본 발명에 의한 스완2 시스템내 구현되는 리모트 터미널내 RTIV의 블록 구성도,

도4는 도3의 CPE패킷-ATM셀 변환부 상세 블록 구성도,

도5는 본 발명에서 카운터값에 따른 CPE패킷의 상태 천이도,

도6은 CPE 패킷의 주기도,

도7은 도4의 각부 입출력 타이밍도,

도8은 본 발명에서 CPE 패킷 처리방법을 보인 신호 흐름도,

도면의 주요 부분에 대한 부호의 설명

10:클럭 발생부 20:CPE패킷-ATM변환부

40:제어부 50:DS3정합부

60:STS-1정합부

도3은 본 발명에 의한 스완2 케이블티브이 시스템의 프레임 처리 장치 블록 구성도이다. 이에 도시된 바와같이, 참조번호 10은 다수의 시스템 동기 클럭을 생성하여 시스템 각단에 제공해주는 클럭 발생부이고,20은 상기 클럭발생부(10)에서 발생된 클력에 동기되어 가입자측으로부터 전송되는 4채널의 CPE 패킷 스트림으로 부터 CPE 패킷 오버헤드 및 경보신호를 처리하고 ATM 셀만을 추출하여 출력하는 CPE 패킷 - ATM 변환부이며,40은 상기 CPE 패킷 - ATM 변환부(20)에서 일정주기로 발생되는 FEBE값 및 BIP-8 에러 계수값에 따라 ATM 셀의 전송을 제어하는 제어부이다.

또한, 참조번호 50은 상기 제어부(40)의 제어에 따라 상기 CPE 패킷 -ATM 변환부(20)에서 얻어지는 ATM 셀을 상향신호로 원격 터미널 스위칭부로 전달해주고, 그 원격 터미널 스위칭부로부터 스위칭된 하향신호는 수신하여 STS-1정합부(60)에 전달해주는 DS3정합부이며,70은 상기 하향신호에 포함된 STS-1 오버헤드를 처리하는 STS-1 오버헤드 처리부이다.

첨부한 도면 도4는 상기 CPE패킷 - ATM 변환부(20)의 상세 블톡 구성도이다. 여기서 참조번호 21은 전송된 CPE 패싯 스트림을 정합하여 동기검출, FEBE바이트 래치, 내부 비트 클럭 및 바이트 클럭 발생, CPE 패킷 단위 주기의 CPE 리세트신호 발생, 각 CPE 패킷 내부 데이터별로 인에이블 신호 발생의 기능을 수행하는 CPE패킷 처리 제어부이고, 참조번호 22는 전송된 직렬 CPE 데이터를 8비트 크기의 병렬 데이터로 변환시키는 직렬-병렬 변환부이며, 참조번호 23은 상기 직렬-병렬 변환부(22)에서 얻어지는 지연된 병렬 데이터와 동기신호를 검출하기 위해 기설정된 동기검출 데이터를 비교하여 CPE 패킷의 동기 유무를 체크하는 동기 비교부이다.

그리고 참조번호 24는 상기 직렬-병렬 변환부에서 얻어지는 병렬 데이터로부터 FEBE 바이트를 래치하는 FEBE 레지스터이며, 참조번호 25는 상기 직렬-병렬 변환부에서 얻어지는 병렬 데이터의 페리티를 체크하고 그 결과치와 CPE-OCTET를 비교하여 그 결과치를 BIP-8 계산치로 출력하는 BIP-8 계산부이고, 참조번호 26은 상기 CPE 패킷 처리 제어부(21)에서 발생하는 ATM 인에이블신호에 따라 상기 직렬-병렬 변환부(22)에서 얻어지는 명렬 데이터중 ATM 셀만을 누산하는 ATM셀 누산부이다.

또한, 참조번호 27은 상기 BIP-8 계산부(25)에서 발생하는 BIP-8 에러치를 일시저장한후 마이크로프로세서 인터페이스부로 전달해주는 BIP-8 레지스터이고, 참조번호 28은 상기 BIP-8레지스터(27)에서 얻어지는 BIP-8 에러치와 상기 FEBE레지스터(24)에서 발생되는 FEBE값을 일정 주기로 제어부(40)에 전달해주는 마이크로프로세서 인터폐이스부이다.

아울러 참조번호 29는 상기 BIP-8계산부(25)에서 얻어지는 BIP-8계산치와 유토피아 클럭에 따라 ATM 셀 누산부(26)의 데이터 리드와 선입선출부의 데이터 기록을 콘트롤하는 누산 제어부이며, 참조번호 30은 상기 누산 제어부에서 발생하는 데이터 기록 제어신호에 따라 상기 ATM셀 누산부(26)에서 얻어지는 ATM셀을 선입선출하는 ATM셀 선입선출부이다.

또한, 참조번호 31은 발진기(32)에서 일정 주기로 생성되는 발진클럭을 시스템에서 필요로하는 클럭으로 만들어 장치 각단에 제공하는 클럭 발생부이며, 참조번호 33은 상기 클럭 발생부(31)에서 제공되는 시스템 클럭에 동기되어 상기 ATM셀 선입선출부(30)에서 선입선출된 ATM셀을 송신해주는 유토피아 인터페이스부이다.

이와같이 구성된 본 발명에 의한 스완2 케이블티브이 시스템내의 프레임 처리장치의 작용을 첨부한 도면 도3 내지 도8에 의거 상세히 설명하면 다음과 같다.

먼저, 시스템에 전원이 공급되면 클럭발생부(10)는 시스템에서 필요로하는 클럭을 생성하여 시스템 각단에 제공해주게 되고, CPE패킷-ATM변환부(20)는 그 시스템 클럭에 동기되어 가입자 셋탑박스로부터 상향으로 송신되는 6l바이트의 CPE 패킷 데이터 스트림(RT02b) 4채널을 수신하여 CPE 패킷 오버헤드 및 경보 신호(FEBE, BIP-8)를 처리한 후 순수한 53바이트의 ATM셀만을 추출하여 유토피아 송신 인터페이스를 통해 DS3정합부(50)에 전달(RTIV02)해주게 되고, 아울러 상기 CPE 패킷 오버헤드 및 경보신호 처리값은 제어부(40)에 전달(RTIV04)해주게 된다.

여기서 CPE패킷-ATM변환부(20)의 작용을 첨부한 도면 도4를 참조하여 좀 더 상세히 살펴보면 다음과 같다.

먼저, CPE패킷 처리 제어부(21)는 가입자측에서 전송되어 온 CPE 패킷 스트림을 정합하여 동기를 검출하고, FEBE 바이트를 래치하며, 내부 비트 클럭 및 바이트 클럭을 발생하며, CPE 패킷 단위 주기의 CPE 리세트 신호를 발생하고 각CPE 패킷 내부 데이터별로 인에이블 신호를 발생하는 등의 역할을 수행하게 되는데 여기서 CPE패킷 처리 제어부(21)는 도면에는 도시하지 않았지만 크게 CPE 리세트 신호 발생부와, 클럭 발생부(CLK↔-Gen),8-카운터와 인에이블 신호 발생부(Ena-gen)로 나뉘어지며, 그 각각의 블록에 대한 작용을 설명하면 다음과 같다.

CPE 리세트 신호 발생부는 61바이트 크기의 CPE 패킷 단위를 주기로 리세트 신호를 발생하게 되는데, 가입자측(RTMD)으로부터 전송되는 SD(도7의 C참조),DOE(도7의 D참조)값이 모두 하이신호(H)일 때, CPE리세트값이 H(도7의 F참조)가되며, 이로써 모듈내의 CPE주기가 시작된다. 이와는 달리 DS,DOE값중 하나가 L가 되면 CPE 리세트신호는 L(도7의 G참조)가되어 CPE 한 주기를 끝내게된다. 그리고 클럭발생부(CLK-Gen)는 가입자측(RTMD)으로부터 수신한 수신클럭(RSCLK)(도7의 B참조)으로 필요한 내부 클럭을 발생하게 되는데, CPE-Reset신호가 H일 때, 즉 CPE 패킷 주기동안에만 수신클럭(RSCLK)이 유효하다. 또한 8-카운터는 유효한 수신클럭(RSCLK)을 받아 8진 카운터를 통해서 바이트 클럭을 발생하게되며, 인에이블 신호 발생부(Ena-gen)는 61바이트의 CPE패킷에 대한 상태 시그널을 발생하는 부분이며, 상기 8-카운터로부터 바이트 클럭을 받아서 57카운터가 동작하며, 카운터 동작 동안에 발생되는 인에이블 시구널은 도7의 (J) 내지(N)과 같은 동기 인에이블(Sync enable), FEBE 인에이블(FEBE enable), ATM 인에이블(ATN4 enable), BIP-8 인에이블(BIP-8 enable), BIP 체크(BIP check) 등이다. 그리고 각각의 카운터 값에 따른 CPE 패킷에 대한 상태 천이는 첨부한 도면 도5와 같다.

한편, 직렬-병렬 변환부(22)는 가입자측(RTMD)으로부터 전송된 직렬 CPE 데이터(RSD; 도7의 A참조)를 8비트 크기의 병렬 데이터(CPE-OCTET[0:7])로 변환시키고, 내부적인 타이밍을 고려해서 수신클럭(RSCLK)의 1/2클럭 만큼의 지연을 가하게 된다. 즉, 가입자측으로부터 전송된 직렬 CPE 데이터를 수신클럭(RSCLK)에 동기된 병렬 데이터로 변환을 하고, 상기 CPE패킷 처리 제어부(21)에서 얻어지는 도7의 (E와 같은 CPE 상태 클럭의 상승에지(↑)에서 데이터를 래치하기 위해서 S2P블럭에서 나오는 CPE데이터를 수신클럭(RSCLK)의 1/2주기 만큼 지연시켜 출력하게 된다.

그리고 동기 비교부(23)는 CPE 패킷의 동기 유무를 체크하는 블록으로서, 상기 CPE패킷 처리 제어부(21)에서 얻어지는 동기 인에이블(SYNC-EN;도7의 J참조)신호의 상승에지(↑)에서 상기 직렬-병렬 변환부(22)에서 변환된 CPE-OCTET[0:7])를 읽어 동기 유무를 검출하기 위해 기설정돤 0*07값과 비교하며, 출력 동기 실패값(SYNC-FAIL)은 CPE패킷의 시작과 함께 L로 되었다가 CPE패킷이 끝나면 H가 된다. 동기 비교후 동기 실패인 경우에도 H로 어서트 되며, 동기 실패값(SYNC-FAIL)이 L이면 CPE상태에 대한 인에이블 클럭들은 발생하지 않게 된다. 여기서 CPE 패킷의 주기는 첨부한 도면 도6과 같다.

아울러 FEBE레지스터(24)는 CPE패킷내의 FEBE 바이트를 래치하고, 마이크로프로세서 인터페이스부(28)에 전송해주게 되는데, 상기 CPE패킷 처리 제어부(21)에서 얻어지는 FEBE 인에이블 신호(FEBE-EN)의 상승에지(↑)에서 상기 CPE-OCTET[7:0]를 읽어 레지스터에 저장하고, 상기 FEBE-GET의 상승에지(↑ )에서 그 레지스터에 저장한 CPE-OCTET[7:0]를 상기 마이크로프로세서 인터페이스부(28)에 전송해주게 된다.

또한, BIP-8계산부(25)는 상기 CPE패킷 처리 제어부(21)에서 얻어지는 도7의 (M)과 같은 BIP8-EN의 상승에지(↑)에서 CPE패킷의 데이터의 짝수 페리티를 체크하는데, 그 범위는 동기 바이트에서부터 마지막 53번째 ATM데이터까지이며, BIP8-CHK의 상승에지(↑)에서 CPE-OCTET[0:7]를 읽어 상기 짝수 페리티를 검색한 결과값과 비교한다. 이 비교결과 BIP-8값이 정상이면 도7의 (P)와 같은 BIP8-OK신호를, 비정상이면 도7의 (O)와 같은 BIP8-ERR신호를 발생하게 된다.

여기서 상기 BIP8-OK신호는 누산 제어부(29)에 제공되어 누산된 데이터가 ATM셀 선입선출부(30)로 전송되게 하며, 상기 BIP8-ERR신호는 BIP-8 레지스터(27)로 제공되어 BIP-8에러값이 계수되도록 한다.

그리고 BIP-8 레지스터(27)는 상기 BIP-8 계산부(25)로부터 BIP-ERR신호가 발생하면 BIP-ERR신호가 발생할때마다 상승에지(↑)에서 카운터값을 1씩 증가시키게 되며, 이 카운터값은 BIP-GET의 상승에지(↑)에서 마이크로프로세서 인터페이스부(28)로 전송되며, 그 카운터값의 전송이 완료되면 카운터값을 0*00로 하여 클리어시킨다.

아울러 누산 제어부(29)는 상기 l3IP-8 계산부(25)에서 얻어지는 BIP8-OK신호와 유토피아 클럭(UTOPIA-CLK;14.321MHz)에 따라 ATM셀 누산부(26)의 판독 및 ATM셀 선입선출부(30)의 기록을 제어하게 되는데, 상기 BIP8-OK신호를 받으면 도7의 (V)와 같이 VALID신호가 하이(H)로 어서트되고, 상기 유토피아 클럭의 상승에지(↑)에서 ATM셀 누산부(26)가 입력되는 ATM셀을 판독하도록 하고, 그 유토피아 클럭의 하강에지(↓)에서 상기 ATM셀 선입선출부(30)가 데이터를 기록하도록 제어를 하게된다.

또한, 상기 ATM셀 누산부(26)는 53 바이트의 크기를 가진 메모리로서, 상기 CPE패킷 처리 제어부(21)에서 얻어지는 도7의 (ㄴ)과 같은 ATM 인에이블 신호(ATM-EN)의 상승에지(↑)에서 상기 직렬-병렬 변환부(22)에서 변환된 디지탈ATNI셀을 기록하그, 상기 VALID신호가 하이이고 유토피아 클럭의 상승에지(↑)에서 그 기록한 데이터를 판독하여 출력하는 동작을 수행하게 된다.

아울러 상기 ATM셀 선입선출부(30)는 53바이트 크기의 선입선출기로서, 상기 VALID의 하강에지(↓)에서 상기 ATM셀 누산부(26)에서 얻어지는 도7의 (S)와같은 데이터를 기록하고, 선입선출기에 데이터가 가득차면 유토피아 인터페이스부(33)에 도7의 (X)와같은 리드-인에이블 신호(Read-enb)를 어서트한다. 그리고 상기 유토피아 인터페이스부(33)에서 도7의 (W)와같은 리드신호(READ)가 어서트되면 유트피아 클럭의 상승에지(↑)에서 데이터를 리드한다. 여기서 CPE패킷을 ATM프레임으로 변환할 경우 4개의 상향 CPE패킷 스트림을 정합해야하므로 내부에서 ATM셀 다중화가 이루어져야한다. 하지만, 본 발명에서는 CPE 패킷 스트림 1채널만을 수용하므로 ATM1셀 크기의 선입선출기로 설계되었과, ATM 다중화 블록도 생략되었다.

다음으로, 클력발생부(31)는 발진기(32)에서 얻어지는 28.624MHz의 발진클럭을 2분주하여 시스템에서 요구하는 14.312MHz의 유토피아 클럭(UTOPIA-CLK)을 생성하여 상기 ATM셀 누산부(26), ATM셀 선입선출부(30), 유토피아 인터페이스부(33)에 각각 제공하게 되며, 유토피아 인터페이스부(33)는 상기 ATM셀 선입선출부(30)에서 전달되는 판독 인에이블신호(Read-enb)신호와 물리계층에서 오는 도7의 (Z)와같은 Tx-CLAV신호에 의해 제어되며, 상기 ATM셀 선입선출부(30)에서 얻어지는 ATM1셀 데이터를 유토피아 인터페이스에 맞는 포맷으로 변경하여 도7의 (Y)와 같은 송신데이타(TxData[7:0])와 도7의 (A')와 같은 TxSOC와, 도7의 (B')와같은 송신 인에이블신호(TxEnb), 도7의 (C')와같은 송신클럭(TxCLK)을 전술한 DS3정합부(50)에 전달해주게 된다.

그리고 마이크로프로세서 인터폐이스부(28)는 상기 FEBE레지스터(24) 및 BIP-8레지스터(27)에서 각각 전달되는 FEBE값과 BIP-8 데이터를 제어부(40)에 일정 주기로 전달해주게 되는데, 여기서 BIP-8 에러 계수값, 즉 BIP-8레지스터값은 ''0*00으로 리세트되며, 현재 CPE 패킷 스트림 4채널에 대한 접근주소, 즉 어드레스ADDR[3:0]는 다음과 같다.

이러한 과정으로 가입자측으로부터 상향으로 전송된 CPE패킷에서 ATM셀만 추출되어 유토피아 인터페이스를 통해 DS3정합부(50)에 전달되며, DS3정합부(50)는 제어부(40)의 제어에 따라 원격 터미널 스위칭부로 그 전달되는 ATM셀을 출력해주게되며, 하향신호는 상기 원격 터미널 스위칭부에서 스위칭되어 DS3정합부(50)에 전달되고, DS3정합부(50)에서 데이터만 추출되어 STS-l정합부(60)로 전달되고, STS-1오버헤드는 STS-1오버헤드 처리부(70)에서 처리되어 상기 STS-1정합부(60)의 콘트롤을 위한 신호로 STS-1정합부(60)에 전달된다. 그러면 STS-1정합부(60)는 이를 가입자측(RTMD)으로 전달해줌으로써 데이터 통신이 이루어지게 되는 것이다.

도8은 본 발명의 CPE패킷을 ATM프fp임으로 변환하는 과정의 순서를 개략적으로 나타낸 것으로, 먼저 대기 상태에서(STl), CPE패킷 스트림이 입력되면 SD,DOE신호에 의해 CPE 프로세서 콘트롤부로 진행하며(ST2), 여기서 CPE패킷스트림의 동기를 검사하여(ST3) 이상이 없으면(ST4), FEBE, ATM, BIP8-CHK와 같이 각 블록으로 전송할 수 있는 인에이블 신호를 발생한다(ST6)(ST7). 그리고 CPE 패킷 스트림의 마자막에 BIP8을 체크하여(ST8), 이상이 없으면 ATM선입선출기로 데이터를 전송하게 되며(ST9), ATM선입선출거에 있는 데이터는 유토피아 송신 제어에 의해 DS3정합부로 출력되어진다(STl0)(ST11).

이상에서 상술한 바와같이 본 발명은 ATM기반의 스완2 CATV망의 구축시에 상향 CPE패킷 데이터의 ATM프레임 변환이 가능하므로 구현된 경보 데이터 처리 기술, 유토피아 인터페이스 기술, 셀 다중화 기술 등을 이용하여 다양한 종류의 패킷 데이터를 ATM망에 접속시킬 수 있는 효과가 있다.

또한, CPE패킷을 제어할 수 있으므로 현재 예약되어 있는 부분을 이용하여 부가적인 서비스도 가능한 효과가 있다.

Claims (3)

1. CPE패킷을 ATM망을 통해 전송해주는 ATM기반 스완2 케이블티브이 시스템에 있어서, 다수의 시스템 동기 클럭을 생성하여 사시틈 각단에 제공해주는 클럭 발생수단(10)과;상기 클럭발생수단(10)에서 발생된 클럭에 동기되어 가입자측으로부터 전송되는 4채널의 CPE 패킷 스트림으로부터 CPE 패킷 오버헤드 및 경보신호를 처리하고 ATM 셀만을 추출하여 출력하는 CPE패킷-ATM 변환수단(20)과;상기 CPE패킷-ATM 변환수단(20)에서 일정주기로 발생되는 FEBE값 및 BIP-8 에러 계수값에 따라 ATM 셀의 전송을 제어하는 제어수단(40)과;상기 제어수단(40)의 제어에 따라 상기 CPE패킷-ATM 변환수단(40)에서 얻어지는 ATM 셀을 상향신호로 원격 터미널 스위칭부로 전달해주는 DS3정합수단(50)을 포함하여 구성된 것을 특징으로 하는 스완2 케이블티브이 시스템의 프레임 처리장치.
2. 청구항1에 있어서, 상기 원격 터미널 스위칭부에서 스위칭된 하향신호의 STS-l오버 헤드를 처 리 하는 STS-1오버 헤드 처 리수단(70)과, 그 STS-1오버 헤드처리수단(70)에서 처리된 오버헤드에 의한 제어신호에 따라 상기 DS3정합수단(50)을 통해 얻어지는 하향신호를 가입자측으로 전송해주는 STS-1정합수단(60)을 더 포함하여 구성된 것을 특징으로 하는 스완2 케이블티브이 시스템의 프레임처리장치.
3. 청구항1에 있어서, 상기 CPE패킷-ATM변환수단(20)은, 전송된 CPE 패킷 스트림을 정합하여 동기검출, FEBE 바이트 래치, 내부 비트 클럭 및 바이트 클럭 발생, CPE 패킷 단위 주기의 CPE 리세트신호 발생, 각 CPE 패킷 내부 데이터별로 인에이블 신호 발생의 기능을 수행하는 CPE패킷 처리제어부(21)와, 상기 전송된 직렬 CPE 데이터를 8비트 크기의 병렬 데이터로 변환시키는 직렬-병렬 변환부(22)와, 상기 직렬-병렬 변환부(22)에서 얻어지는 지연된 병렬 데이터와 동기신호를 검출하기 위해 기설정된 동기검출 데이터를 비교하여 CPE 패킷의 동기 유무를 체크하는 동기 비교부(23)와, 상기 직렬-병렬 변환부(22)에서 얻어지는 병렬 데이터로부터 FEBE 바이트를 래치하논 FEBE 레지스터(24)와, 상기 직렬-병렬 변환부(22)에서 얻어지는 병렬 데이터의 페리티를 체크하고 그 결과치와 CPE-OCTET를 비교하여 그 결과치를 BIP-8 계산치로 출력하는 BIP-8 계산부(25)와, 상기 CPE 패킷 처리 제어부(21)에서 발생하는 ATM 인에이블신호에 따라 상기 직렬-병렬 변환부(22)에서 얻어지는 병렬 데이터중 ATM셀만을 누산하는 ATM셀 누산부(26)와, 상기 BIP-8 계산부(25)에서 발생하는 BIP-8 에러치를 일시저장한후 마이크로프로세서 인터페이스부로 전달해주는 BIP-8 레지스터(27)와, 상기 BIP-8레지스터(27)에서 얻어지는 BIP-8 에러치와 상기 FEBE레지스터(24)에서 발생되는 FEBE값을 일정 주기로 제어부(40)에 전달해주는 마이크로프로세서 인터페이스부(28)와, 상기 BIP-8계산부(25)에서 얻어지는 BIP-8계산치와 유토피아 클럭에 따라 ATM 셀 누산부(26)의 데이터 리드와 선입선출부의 데이터 기록을 콘트롤하는 누산 제어부(29)와, 상기 누산 제어부(29)에서 발생하는 데이터 기록 제어신호에 따라 상기 ATM셀 누산부(26)에서 얻어지는 ATM셀을 선입선출하는 ATM셀 선입선출(30)와, 발진기(32)에서 일정 주기로 생성되는 발진클럭을 시스템에서 필요로하는 유토피아 클럭으로 만들어 장치 각단에 제공하는 클럭 발생부(31)와, 상기 클럭 발생부(31)에서 제공되는 유토피아 클럭에 동기되어 상기 ATM셀 선입선출부(30)에서 선입선출된 ATM셀을 송신해주는 유토피아 인터페이스부(33)로 구성된 것을 특징으로 하는 스완2 케이블티브이 시스템의 프레임 처리장치.