KR19990004375A - Semiconductor package and manufacturing method - Google Patents
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Abstract
본 발명은 미세한 크기의 반도체 패키지 및 그 제조방법이 개시된다.The present invention discloses a semiconductor package having a fine size and a method of manufacturing the same.
개시된 본 발명은, 2단의 계단 형상의 홈이 구비된 패키지 바디; 상기 패키지 바디의 상부 및 홈의 내벽에 피복되는 절연층; 상기 패키지 바디의 상부, 제 1 계단부 및 상기 상부와 제 1 계단부가 접목되는 벽 표면에 형성되는 도금막; 상기 홈의 저부에 부착되는 다수개의 전극 패드를 구비하는 반도체 칩; 상기 반도체 칩의 전극 패드와 도금막을 전기적으로 연결하는 와이어; 및 상기 홈 내부를 충진하는 밀봉제를 포함하는 것을 특징으로 한다.The disclosed invention is a package body having a two-stage stepped groove; An insulation layer coated on an upper side of the package body and an inner wall of the groove; A plating film formed on an upper surface of the package body, a first stepped portion, and a wall surface on which the upper portion and the first stepped portion are grafted; A semiconductor chip having a plurality of electrode pads attached to a bottom of the groove; A wire electrically connecting the electrode pad and the plating film of the semiconductor chip; And a sealant filling the inside of the groove.
Description
본 발명은 반도체 패키지 및 그 제조방법에 관한 것으로, 보다 구체적으로는 리드 프레임이 없는 반도체 패키지 및 그 제조방법에 관한 것이다.The present invention relates to a semiconductor package and a method for manufacturing the same, and more particularly, to a semiconductor package without a lead frame and a method for manufacturing the same.
일반적으로 패키지란, 미세 회로가 설계된 칩을 실제 전자 기기에 실장하여 사용할 수 있도록 플라스틱 수지나 세라믹으로 봉하여진 구조물이다.In general, a package is a structure encapsulated with plastic resin or ceramic so that a chip having a microcircuit designed can be mounted and used in an actual electronic device.
여기서, 종래 일반적으로 알려지고 있는 플라스틱 반도체 패키지는, 하나의 반도체 칩을 에폭시 몰딩 컴파운드 등과 같은 수지로 몰딩한 구조로 되어 있으며, 또한 기판에 실장하기 위한 아웃 리드를 갖는 리드 프레임이라는 구조물을 이용하여 신호 전달 체계를 이루고 있다.Here, the conventionally known plastic semiconductor package has a structure in which one semiconductor chip is molded with a resin such as an epoxy molding compound, and a signal using a structure called a lead frame having an out lead for mounting on a substrate. It has a delivery system.
도 1은 종래의 플라스틱 패키지의 단면도를 도시한다.1 shows a cross-sectional view of a conventional plastic package.
도면에 도시된 바와 같이, 반도체 칩(1)은 리드 프레임(2)의 패들(2c)위에 접착제(1a)의 기재하에 부착, 고정되어 있고, 상기 반도체 칩(1)과 리드 프레임(2)의 인너 리드(2a)는 금속 와이어(3)에 의해 전기적으로 접속, 연결되어 있다. 이와 같이된 반도체 칩(1), 리드 프레임(2)의 인 리드(2a) 및 금속 와이어(3)를 포함하는 일정 면적이 플라스틱 수지에 의해 밀봉되어 대략 장방형의 패키지 바디, 즉 봉지체(4)를 형성하고 있다. 또한 상기 봉지체(4)의 양측에는 기판에의 실장을 위한 아웃 리드(2b)가 일정 간격을 유지하여 돌출, 형성되어 있다.As shown in the figure, the semiconductor chip 1 is attached and fixed on the paddle 2c of the lead frame 2 under the base of the adhesive 1a, and the semiconductor chip 1 and the lead frame 2 The inner lead 2a is electrically connected and connected by the metal wire 3. The predetermined area including the semiconductor chip 1, the in-lead 2a of the lead frame 2, and the metal wires 3 is sealed by a plastic resin to form a substantially rectangular package body, that is, the encapsulation 4. To form. Further, on both sides of the encapsulation member 4, the out leads 2b for mounting on the substrate are protruded and formed at a constant interval.
이러한 종래의 플라스틱 반도체 패키지는 반도체 칩(1)을 리드 프레임(2)의 패들(2c)위에 부착하는 다이 본딩 공정과, 상기 패들(2c)위의 반도체 칩(1)과 리드 프레임(2)의 인너 리드(2a)를 금속 와이어(3)를 이용하여 전기적으로 연결하는 와이어 본딩 공정과, 상기 칩(1), 인너 리드(2a) 및 금속 와이어(3)를 포함하는 일정 면적을 봉하여 막는 봉지체(4)를 형성하는 몰딩 공정과, 상기 리드 프레임(2)의 각 리드를 지지하고 있는 댐바(도시되지 않음) 등을 절단하여 각각의 독립된 패키지로 분리함과 아울러 봉지체(4)의 양측으로 돌출된 아웃 리드(2b)를 소정 형상으로 절곡 형성하는 트림/포밍 공정을 통하여 제조되며, 이와 같이 제조된 반도체 패키지는 그의 아웃 리드(2b)를 기판의 패턴에 일치시켜 리플로워 솔더링하는 것에 의하여 실장되어 전기적인 신호를 입,출력하는 등의 작용을 하게 된다.Such a conventional plastic semiconductor package includes a die bonding process of attaching the semiconductor chip 1 to the paddle 2c of the lead frame 2, and the semiconductor chip 1 and the lead frame 2 of the paddle 2c. A wire bonding process for electrically connecting the inner lead 2a using the metal wire 3, and a rod sealing and blocking a predetermined area including the chip 1, the inner lead 2a, and the metal wire 3; The molding process for forming the housing 4, the dam bar (not shown) supporting each lead of the lead frame 2, etc. are cut and separated into respective independent packages, and both sides of the sealing body 4 Is manufactured through a trim / forming process of bending out leads 2b protruding into a predetermined shape, and the semiconductor package manufactured as described above is reflowed and soldered by matching the out leads 2b to a pattern of a substrate. Mounted and receiving electrical signals, Is a function, such as strength.
그러나, 최근 전자 기기의 소형화, 고성능화에 수반하여, 인쇄 회로 기판의 사용판수를 감소하기 위하여, 1판의 인쇄회로 기판의 논리 규모를 비약적으로 증대시키고 있다. 이 때문에, 프린트 기판에 탑재되는 부품 즉 패키지 구조물도 또한 소형화 및 고밀도화 요구된다.However, in recent years, with the miniaturization and high performance of electronic devices, in order to reduce the number of boards used for printed circuit boards, the logical scale of printed circuit boards of one board has been dramatically increased. For this reason, the components to be mounted on the printed board, that is, the package structure, are also required to be downsized and high in density.
그러나, 상기와 같은 종래의 플라스틱 패키지는 외부 리드가 바깥으로 돌출되어 있음으로 인하여, 인쇄 회로 기판의 넓은 면적을 점유하게 되어, 고집적 장치에 적용되기 어려운 문제점에 봉착하였다.However, the conventional plastic package as described above has a problem in that it is difficult to be applied to a high-density device because the external lead protrudes outward, thereby occupying a large area of the printed circuit board.
따라서, 본 발명은, 상기한 종래의 문제점을 해결하기 위하여 안출된 것으로, 고집적 장치에 적용될 수 있는 미세한 크기의 패키지를 제공하는 것을 목적으로 한다.Accordingly, an object of the present invention is to provide a package of a fine size that can be applied to a highly integrated device, which is devised to solve the above-described conventional problems.
도 1은 종래의 플라스틱 패키지의 단면도.1 is a cross-sectional view of a conventional plastic package.
도 2는 본 발명에 따른 반도체 패키지의 단면도.2 is a cross-sectional view of a semiconductor package according to the present invention.
도면의 주요 부분에 대한 부호의 설명Explanation of symbols for the main parts of the drawings
11 : 패키지 바디 12 : 절연층11: package body 12: insulating layer
13 : 도금막 14 : 접착제13: plating film 14: adhesive
15 : 반도체 칩 16 : 와이어15 semiconductor chip 16: wire
17 : 봉지체17: sealing body
상기한 본 발명의 목적을 달성하기 위하여, 본 발명은 2단의 계단 형상의 홈이 구비된 패키지 바디; 상기 패키지 바디의 상부 표면 및 홈의 내벽에 피복되는 절연층; 상기 패키지 바디의 상부, 제 1 계단부 및 상기 상부와 제 1 계단부가 접목되는 벽 표면에 형성되는 도금막; 상기 홈의 저부의 패키지 바디에 부착되는 다수개의 전극 패드를 구비하는 반도체 칩; 상기 반도체 칩의 전극 패드와 도금막을 전기적으로 연결하는 와이어; 및 상기 홈 내부를 충진하는 밀봉제를 포함하는 것을 특징으로 한다.In order to achieve the above object of the present invention, the present invention provides a package body having a two-stage stepped groove; An insulation layer coated on an upper surface of the package body and an inner wall of the groove; A plating film formed on an upper surface of the package body, a first stepped portion, and a wall surface on which the upper portion and the first stepped portion are grafted; A semiconductor chip having a plurality of electrode pads attached to a package body at a bottom of the groove; A wire electrically connecting the electrode pad and the plating film of the semiconductor chip; And a sealant filling the inside of the groove.
또한, 본 발명은, 2단의 계단형 홈이 구비된 패키지 바디를 제공하는 단계; 상기 패키지 바디의 상부 및 홈 내벽에 절연막을 증착하는 단계; 상기 패키지 바디의 상부, 제 1 계단부 및 상기 상부와 제 1 계단부가 접목되는 벽 표면에 도금막을 형성하는 단계; 상기 홈의 저부의 패키지 바디 상에 반도체 칩을 부착하는 단계; 상기 반도체 칩의 소정 부분과 상기 도금막의 소정 부분을 와이어 본딩하는 단계; 및 상기 패키지 바디의 상부의 도금막이 노출되도록 상기 홈내에 밀봉제를 충진하는 단계를 포함하는 것을 특징으로 한다.In addition, the present invention provides a package body having a two-stage stepped groove; Depositing an insulating film on an upper portion of the package body and an inner wall of the groove; Forming a plating film on an upper part of the package body, a first step part, and a wall surface on which the upper part and the first step part are grafted; Attaching a semiconductor chip on the package body of the bottom of the groove; Wire bonding a predetermined portion of the semiconductor chip with a predetermined portion of the plating film; And filling a sealant in the groove so that the plating film on the upper portion of the package body is exposed.
여기서, 상기 패키지 바디는 금속 물질로 형성된다.Here, the package body is formed of a metallic material.
본 발명에 의하면, 외부로 돌출된 리드 프레임을 구비하지 않고, 리드 프레임 및 패키지 바디를 일체로 형성되하여, 인쇄 회로 기판의 적은 면적을 차지하는 반도체 패키지를 형성할 수 있다.According to the present invention, a lead package and a package body are integrally formed without a lead frame protruding to the outside, thereby forming a semiconductor package that occupies a small area of a printed circuit board.
[실시예]EXAMPLE
이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 자세히 설명하도록 한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.
첨부된 도면 도 2는 본 발명에 따른 반도체 패키지의 단면도이다.2 is a cross-sectional view of a semiconductor package according to the present invention.
본 발명에서는 리드 프레임과 패키지 구조물이 일체인 반도체 패키지를 제안한다.The present invention proposes a semiconductor package in which the lead frame and the package structure are integrated.
도 2를 참조하여, 보다 구체적으로 설명하면, 2단의 계단 형상의 홈(H)이 구비된 패키지 바디(11)가 구비된다. 여기서, 상기 패키지 바디(11)는 금속 예를들어, 알루미늄 금속으로 성형된다. 이 패키지 바디(11)의 상부(11a) 표면 및 홈(H)의 내벽부에 절연층(12)이 피복된다.Referring to FIG. 2, a package body 11 having two steps of stepped grooves H is provided. Here, the package body 11 is formed of a metal, for example aluminum metal. The insulating layer 12 is coated on the surface of the upper portion 11a of the package body 11 and the inner wall of the groove H.
또한, 패키지 바디(11)의 상부(11a), 제 1 계단부(11b), 및 상부(11a)와 제 1 계단부(11b)가 접목되는 벽(11c) 표면에는 도금막(13) 예를들어, Ag/Sn막이 형성된다.In addition, an example of the plating film 13 may be provided on the upper surface 11a of the package body 11, the first stepped portion 11b, and the surface of the wall 11c on which the upper 11a and the first stepped portion 11b are grafted. For example, an Ag / Sn film is formed.
홈의 저부에 다수개의 전극 패드(15a)를 구비하는 반도체 칩(15)이 접착제(14)에 의하여 부착된다. 여기서, 절연층(12)은 금속 재질의 패키지 바디(11)와 반도체 칩(15)간을 절연시키기 위하여 형성된다.A semiconductor chip 15 having a plurality of electrode pads 15a at the bottom of the groove is attached by the adhesive 14. Here, the insulating layer 12 is formed to insulate the metal between the package body 11 and the semiconductor chip 15.
반도체 칩(15)의 전극 패드(15a)와 도금막(13) 예를들어, 제 1 계단부(11c)상의 도금막과 와이어(16)에 의하여 전기적으로 접속된다.The electrode pad 15a of the semiconductor chip 15 and the plating film 13, for example, are electrically connected by the plating film and the wire 16 on the first stepped portion 11c.
홈(H) 내부에는 봉지체(17) 예를들어, 수지 물질이 충진되어, 반도체 칩(15)이 밀봉된다. 이로써, 패키지가 완성된다.In the groove H, an encapsulation member 17, for example, a resin material is filled to seal the semiconductor chip 15. This completes the package.
이때, 패키지 바디(11) 상부(11a) 표면에 형성된 도금막(13)은 외부로 노출되도록 수지 물질(16)이 충진됨이 바람직하다. 여기서, 상기 노출되는 도금막 부분이 인쇄 회로 기판과 접속되는 부분이 된다.At this time, the plating film 13 formed on the upper surface 11a of the package body 11 is preferably filled with the resin material 16 so as to be exposed to the outside. Here, the exposed plating film portion becomes a portion connected to the printed circuit board.
이와 같은 구조를 갖는 반도체 패키지의 제조방법은, 2단의 계단 홈이 구비된 패키지 바디(11)를 예를들어, 금속패턴의 식각공정에 의하여 형성되고, 이 패키지 바디(11) 상부(11a) 및 홈 내벽에 절연막(12)을 형성한다. 그리고 나서, 패키지 바디(11) 상부(11a)와 제 1 계단부(11b) 및 상부(11a)와 제 1 계단부(11b)가 접목되는 벽(11c) 표면에 도금막(13) 예를들어 Ag/Sn 막을 도금 방식에 의하여 형성한다.In the method of manufacturing a semiconductor package having such a structure, a package body 11 having two steps of step grooves is formed by, for example, an etching process of a metal pattern, and the upper portion 11a of the package body 11 is formed. And an insulating film 12 on the groove inner wall. Then, for example, the plating film 13 may be formed on the surface of the wall 11c to which the upper portion 11a and the first stepped portion 11b and the upper portion 11a and the first stepped portion 11b are grafted. An Ag / Sn film is formed by the plating method.
그리고 나서, 반도체 칩(15)을 공지의 다이 본딩 공정에 의하여 패키지 바디(11) 상에 부착하고, 반도체 칩(15)의 전극 패드(15a)와 패키지 바디(11)의 제 1 계단부(11b)표면에 형성된 도금막(13)간을 전기적 연결하도록 와이어(16) 본딩한다.Then, the semiconductor chip 15 is attached onto the package body 11 by a known die bonding process, and the electrode pad 15a of the semiconductor chip 15 and the first stepped portion 11b of the package body 11 are attached. The wire 16 is bonded to electrically connect the plating films 13 formed on the surface thereof.
그리고 나서, 패키지 바디(11)의 상부(11a) 표면에 형성된 도금막(13) 표면이 노출되도록 봉지체(17)로서의 수지 물질이 충진된다.Then, the resin material as the encapsulation body 17 is filled so that the surface of the plating film 13 formed on the surface of the upper portion 11a of the package body 11 is exposed.
전술한 본 발명의 반도체 패키지는, 외부 리드가 구비되지 않아, 패키지 바디(11) 외부로 외부 리드가 돌출되지 않는다. 따라서, 인쇄 회로 기판을 차지하는 면적이 적게 된다.In the above-described semiconductor package of the present invention, the external lead is not provided, and the external lead does not protrude outside the package body 11. Therefore, the area occupying the printed circuit board is reduced.
또한, 반도체 칩(15) 상, 하부의 패키지 면적이 종래의 플라스틱 패키지의 면적보다 감소되어, 박형화를 도모할 수 있다.Moreover, the package area of the lower part on the semiconductor chip 15 is reduced than the area of the conventional plastic package, and thickness can be achieved.
더욱이, 다이 본딩 공정, 와이어 본딩 공정, 몰딩 공정의 3 스텝만으로 패키지가 형성되므로, 종래의 플라스틱 패키지의 제조 공정(다이 본딩→와이어 본딩→몰딩 공정→트림 공정→포밍 공정→외부 단자 부착 공정)보다 단순하여 진다.Furthermore, since the package is formed only by three steps of the die bonding process, the wire bonding process, and the molding process, the conventional plastic package manufacturing process (die bonding-wire bonding-molding process-trimming process-forming process-external terminal attachment process) can be performed. It becomes simple.
이상에서 자세히 설명된 바와 같이, 본 발명에 의하면, 리드 프레임 패키지 바디가 일체로 형성되어, 반도체 패키지의 소형화 및 박형호를 이룰 수 있다.As described in detail above, according to the present invention, the lead frame package body is integrally formed, thereby miniaturizing and thinning the semiconductor package.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.In addition, this invention can be implemented in various changes within the range which does not deviate from the summary.
Claims (10)
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970000096A KR19980065227A (en) | 1997-01-06 | 1997-01-06 | Analog to digital converter |
| KR1019970028464A KR19990004375A (en) | 1997-06-27 | 1997-06-27 | Semiconductor package and manufacturing method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970028464A KR19990004375A (en) | 1997-06-27 | 1997-06-27 | Semiconductor package and manufacturing method |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR19990004375A true KR19990004375A (en) | 1999-01-15 |
Family
ID=65953376
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019970000096A KR19980065227A (en) | 1997-01-06 | 1997-01-06 | Analog to digital converter |
| KR1019970028464A KR19990004375A (en) | 1997-01-06 | 1997-06-27 | Semiconductor package and manufacturing method |
Family Applications Before (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019970000096A KR19980065227A (en) | 1997-01-06 | 1997-01-06 | Analog to digital converter |
Country Status (1)
| Country | Link |
|---|---|
| KR (2) | KR19980065227A (en) |
-
1997
- 1997-01-06 KR KR1019970000096A patent/KR19980065227A/en not_active Application Discontinuation
- 1997-06-27 KR KR1019970028464A patent/KR19990004375A/en not_active Application Discontinuation
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| Publication number | Publication date |
|---|---|
| KR19980065227A (en) | 1998-10-15 |
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|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
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