KR100335759B1 - BGA package and manufacturing method thereof - Google Patents
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Abstract
볼 그리드 어레이 반도체 패키지 및 그 제조방법을 개시한다. 개시된 발명은 반도체 칩과; 상기 반도체 칩과, 절연층을 사이에 두고 고정되는 리드프레임과; 상기 반도체 칩 또는/및 상기 리드프레임을 감싸는 성형수지층;을 포함하여 된 볼 그리드 어레이 반도체 패키지에 있어서, 상기 리드프레임은 상, 하 양면이 하프에칭되어 그 상면은 상기 반도체 칩과 빔 본딩되는 리드부가 형성되고, 상면 중앙부에는 소정깊이 침강된 패드부가 형성되며, 그 하면은 상기 성형수지층으로 노출되는 도전범퍼부와 전열범퍼부가 형성되는 것을 특징으로 한다.Disclosed are a ball grid array semiconductor package and a method of manufacturing the same. The disclosed invention comprises a semiconductor chip; A lead frame fixed with the semiconductor chip and an insulating layer interposed therebetween; And a molding resin layer surrounding the semiconductor chip or the lead frame, wherein the lead frame is half-etched on both upper and lower surfaces thereof, and an upper surface of the lead frame is beam-bonded with the semiconductor chip. An additional portion is formed, and a pad portion having a predetermined depth is formed in the center portion of the upper surface, and the conductive bumper portion and the heat transfer bumper portion exposed to the molding resin layer are formed on the lower surface thereof.
Description
본 발명은 볼 그리드 어레이 반도체 패키지 및 그 제조방법에 관한 것으로서, 특히 초박형으로 제작이 가능한 볼 그리드 어레이 반도체 패키지및 그 제조방법에 관한 것이다.The present invention relates to a ball grid array semiconductor package and a method of manufacturing the same, and more particularly, to a ball grid array semiconductor package and a method of manufacturing the ultra-thin manufacturing.
통상적으로 반도체 패키지는 리드프레임의 구조와 패키지 내에서 반도체 칩과 리드프레임이 상호 접속하는 방식에 따라 반도체 칩 온 보드 패키지(COB/chip on board package), 리드 온 반도체 칩 패키지(LOC/lead on chip package), 반도체 칩 온 리드 패키지(COL/chip on lead package), 볼 그리드 어레이 패키지(BGA/ball grid array package)등의 다양한 형태가 있다.In general, a semiconductor package is a semiconductor chip on board package (COB), a lead-on semiconductor chip package (LOC / lead on chip) according to the structure of the lead frame and the method in which the semiconductor chip and the lead frame are interconnected within the package. package), semiconductor chip on lead package (COL / chip on lead package), ball grid array package (BGA / ball grid array package) and the like.
상술한 다양한 패키지 타입에서 리드 온 반도체 칩(LOC) 패키지나 반도체 칩 온 리드(COL) 패키지에는 리드프레임에 패드가 구비되지 아니하며, 인너 리드부가 반도체 칩의 상부 또는 하부 표면에 부착된다.In the above-described various package types, the lead on semiconductor chip (LOC) package or the semiconductor chip on lead (COL) package does not have a pad in the lead frame, and the inner lead portion is attached to the upper or lower surface of the semiconductor chip.
볼 그리드 어레이 반도체 패키지의 경우도 마찬가지로 리드프레임에 패드가 구비되지 아니하며, 반도체 칩은 인너 리드부의 단부에 부착됨으로써 유지되고, 리드부의 이면에는 범퍼(bump)가 설치된다.Similarly, in the case of the ball grid array semiconductor package, no pad is provided in the lead frame. The semiconductor chip is held by being attached to an end portion of the inner lead portion, and a bumper is provided on the rear surface of the lead portion.
상술한 예와 같이 패드를 제거한 구조의 리드프레임을 제공하면 패키지의 두께가 얇아지고 리드프레임의 부피가 작아질 수 있다. 따라서 이와 같이 반도체 패키지의 제조 기술은 패키지의 두께를 보다 얇게 만들기 위한 방향으로 발전되고 있다.Providing a lead frame having a structure without a pad as described above may reduce the thickness of the package and reduce the volume of the lead frame. Accordingly, the manufacturing technology of the semiconductor package is being developed in a direction for making the thickness of the package thinner.
도 1에는 볼 그리드 어레이 반도체 패키지의 단면이 개략적으로 도시되어 있다.1 is a schematic cross-sectional view of a ball grid array semiconductor package.
도면을 참조하면, 일반적인 볼 그리드 어레이 반도체 패키지에 있어서 상기 패키지에 포함되는 리드프레임(14)에는 인너 리드부(14b)와 아우터 리드부(14a)로 구분 될 수 있는 리드부(14)가 형성되며, 반도체 칩(11)이 이 인너 리드부(14b)위에 설치된다. 그리고 골드 와이어(13)가 반도체 칩(11)의 전극단자(미도시)와 리드프레임(14)의 인너 리드부(14b)를 각각 연결하도록 설치된다. 또한 다수의 리드부(14) 각각은 다수의 범퍼(17)가 각각 대응되어 전기적으로 통전되도록 설치된다. 이때 상기 범퍼(17)의 상면은 도시된 바와 같이 상기 리드부(14)에 접속되고, 그 저면은 성형수지층(15)으로부터 외부로 노출되도록 설치된다.Referring to the drawings, in the general ball grid array semiconductor package, the lead frame 14 included in the package includes a lead portion 14 which may be divided into an inner lead portion 14b and an outer lead portion 14a. The semiconductor chip 11 is provided on this inner lead portion 14b. The gold wire 13 is installed to connect the electrode terminal (not shown) of the semiconductor chip 11 and the inner lead portion 14b of the lead frame 14, respectively. In addition, each of the plurality of lead parts 14 is provided such that a plurality of bumpers 17 correspond to each other and are electrically energized. At this time, the upper surface of the bumper 17 is connected to the lead portion 14, as shown, the bottom surface is provided to be exposed to the outside from the molding resin layer (15).
이와 같이 형성된 볼 그리드 어레이 반도체 패키지를 인쇄 회로 기판(미도시)에 실장시, 솔더볼(16)을 범퍼(17)와 기판사이에 개재시킨 다음 솔더볼(16)에 클래드된 외피를 용융시킴으로써 접합이 이루어지도록 한다.When the ball grid array semiconductor package thus formed is mounted on a printed circuit board (not shown), the solder ball 16 is interposed between the bumper 17 and the substrate, and then the bonding is performed by melting the cladding on the solder ball 16. To lose.
도 2에는 도 1의 Ⅱ-Ⅱ선을 따라 절단하여 본 단면이 도시되어 있다.2 is a cross-sectional view taken along the line II-II of FIG. 1.
도면을 참조하면, 반도체 칩(11)의 양측에는 점선으로 표시된 각각 범퍼(17)와 상기 범퍼(17)에 접속되는 솔더볼(16)들이 다수의 리드부(14)에 부착된 것이 나타나 있다.Referring to the drawings, on both sides of the semiconductor chip 11, bumpers 17 and solder balls 16 connected to the bumpers 17, respectively, indicated by dotted lines, are attached to the plurality of leads 14.
도시된 바와 같이 상기 리드부(14)에 부착되는 각각의 범퍼(17)는 그 위치가 인접한 리드부(14)들 사이에서 서로 다르다.As shown, each bumper 17 attached to the lead portion 14 differs in position between the adjacent lead portions 14.
위와 같이 인접한 리드부(14)들 사이에서 범퍼(17)를 교차배열하는 것은 볼 그리드 어레이 반도체 패키지를 인쇄 회로 기판에 실장하는 과정을 용이하게 하기 위한 것이다.Cross-arranging the bumpers 17 between adjacent lead parts 14 as described above is to facilitate the process of mounting the ball grid array semiconductor package on the printed circuit board.
왜냐하면, 제한된 면적 내에서 리드부(14)의 수가 많아지게 되면 그에 대응하여 인쇄 회로 기판에 설치되는 접속 단자의 수도 증가하게 된다. 그러나 실제에 있어서는 리드부(14)의 폭을 좁게 형성하는 것보다, 기판 평면에서 반도체 패키지가 실장 되는 좁은 면적 내에 접속 단자를 형성하는 것이 난점이 많다. 따라서 인접한 리드부(14)에서 범퍼(17)의 위치를 서로 상이하게 설정한다.Because, when the number of the lead portions 14 increases in the limited area, the number of connection terminals provided on the printed circuit board increases correspondingly. In practice, however, it is more difficult to form connection terminals in a narrow area in which the semiconductor package is mounted on the substrate plane than to narrow the width of the lead portion 14. Accordingly, the positions of the bumpers 17 are set different from each other in the adjacent lead portions 14.
그러나 상술한 종래 기술에 의한 볼 그리드 어레이 반도체 패키지는 리드프레임(14)과 그 위에 탑재되는 반도체 칩(11), 범퍼(17), 성형수지층(15) 등의 두께로 인하여 전체적인 두께(L1)가 두꺼워져 경박단소화가 힘든 문제점이 있다.However, the ball grid array semiconductor package according to the related art described above has an overall thickness L1 due to the thickness of the lead frame 14 and the semiconductor chip 11, the bumper 17, the molding resin layer 15, and the like mounted thereon. There is a problem that it is difficult to thin and shorten the thickness.
본 발명은 위와 같은 문제점을 해결하기 위하여 안출된 것으로서, 본 발명의 목적은 초박형이 가능한 볼 그리드 어레이 반도체 패키지 및 그 제조방법을 제공하는 것이다.The present invention has been made to solve the above problems, an object of the present invention is to provide an ultra-thin ball grid array semiconductor package and a method of manufacturing the same.
도 1은 종래 기술에 따른 볼 그리드 어레이 반도체 패키지의 개략적인 단면도.1 is a schematic cross-sectional view of a ball grid array semiconductor package according to the prior art.
도 2는 도 1의 Ⅱ-Ⅱ선을 따라 절단하여 본 개략적인 단면도.FIG. 2 is a schematic cross-sectional view taken along the line II-II of FIG. 1. FIG.
도 3은 본 발명의 일 실시예에 따른 볼 그리드 어레이 반도체 패키지의 개략적인 단면도.3 is a schematic cross-sectional view of a ball grid array semiconductor package according to an embodiment of the present invention.
도 4는 본 발명의 제조방법에 따른 플로우챠트.4 is a flow chart according to the manufacturing method of the present invention.
<도면의 주요부분에 대한 부호의 설명〉<Explanation of symbols for main parts of the drawings>
11, 31...반도체 칩 15, 35...성형수지층11, 31 ... semiconductor chip 15, 35 ... molded resin layer
13...골드 와이어 14, 34...리드프레임13 ... gold wire 14, 34 ... lead frame
14a...아우터 리드부 14b...인너 리드부14a ... Outer lead part 14b ... Inner lead part
16, 26...솔더볼 17....범퍼16, 26 ... Solder Ball 17 .... Bumper
34b...도전범퍼부 34c...전열범퍼부34b ... electric bumper 34c ... electric bumper
상기 목적을 달성하기 위하여, 본 발명의 볼 그리드 어레이 반도체 패키지 및 그 제조방법에 따르면, 반도체 칩과; 상기 반도체 칩과, 절연층을 사이에 두고 고정되는 리드프레임과; 상기 반도체 칩 또는/및 상기 리드프레임을 감싸는 성형수지층;을 포함하여 된 볼 그리드 어레이 반도체 패키지에 있어서, 상기 리드프레임은 상, 하 양면이 하프에칭되어 그 상면은 상기 반도체 칩과 빔 본딩되는 리드부가 형성되고, 상면 중앙부에는 소정깊이 침강된 패드부가 형성되며, 그 하면은 상기 성형수지층으로 노출되는 도전범퍼부와 전열범퍼부가 형성되는 것을 특징으로 한다.In order to achieve the above object, according to the ball grid array semiconductor package and a manufacturing method of the present invention, a semiconductor chip; A lead frame fixed with the semiconductor chip and an insulating layer interposed therebetween; And a molding resin layer surrounding the semiconductor chip or the lead frame, wherein the lead frame is half-etched on both upper and lower surfaces thereof, and an upper surface of the lead frame is beam-bonded with the semiconductor chip. An additional portion is formed, and a pad portion having a predetermined depth is formed in the center portion of the upper surface, and the conductive bumper portion and the heat transfer bumper portion exposed to the molding resin layer are formed on the lower surface thereof.
본 발명의 과제에 따르면, 리드프레임 소재의 상, 하 양면을 소정의 깊이로 하프에칭시켜 그 상면은 반도체 칩과 빔 본딩되는 것으로 아우터 리드부를 갖는 리드부를 형성시키고, 상면 중앙부에는 소정깊이 침강된 패드부를 형성시키며, 그 하면은 성형수지층으로 노출되는 도전범퍼부와 전열범퍼부를 형성시키는 단계, 상기 패드부에 필름이나 액상수지를 코팅하여 절연층을 형성시키는 단계, 그리고 상기 리드프레임에 팔라듐도금을 실시하는 단계, 리드프레임에 반도체 칩을 부착시키고, 상기 반도체 칩의 전극단자와 리드부를 빔 본딩시키는 단계, 몰딩을 실시하여 봉지하는 단계, 아우터 리드부를 트리밍하는 단계 및 상기 도전범퍼부에 솔더볼을 부착시키는 단계가 제공된다.According to the present invention, the upper and lower surfaces of the lead frame material are half-etched to a predetermined depth so that the upper surface is beam bonded to the semiconductor chip to form a lead portion having an outer lead portion, and a pad having a predetermined depth settled in the upper center portion thereof. And forming a conductive bumper portion and an electrothermal bumper portion exposed to the molding resin layer, coating a film or a liquid resin on the pad portion to form an insulating layer, and palladium plating on the lead frame. The method may further include attaching a semiconductor chip to a lead frame, beam bonding the electrode terminal and the lead portion of the semiconductor chip, sealing the mold by molding, trimming an outer lead portion, and attaching a solder ball to the conductive bumper portion. A step of providing is provided.
본 발명의 과제에 따르면, 상기 리드부와 각 범퍼부를 형성시키는 단계는 전해 석출되어 형성되는 단계를 더 포함하는 것이 바람직하다.According to an object of the present invention, it is preferable that the step of forming the lead portion and each bumper portion further comprises a step of being formed by electrolytic precipitation.
이하 본 발명을 첨부된 도면에 도시된 일 실시예를 참고로 보다 상세히 설명하기로 한다.Hereinafter, the present invention will be described in more detail with reference to an embodiment shown in the accompanying drawings.
도 3에는 본 발명의 바람직한 일 실시예에 따른 볼 그리드 어레이 반도체 패키지가 도시되어 있다.3 illustrates a ball grid array semiconductor package according to a preferred embodiment of the present invention.
도면을 참조하면, 본 발명의 바람직한 일 실시예에 따른 볼 그리드 어레이 반도체 패키지는 반도체 칩(31)과; 상기 반도체 칩(31)이 탑재되는 리드프레임(34)을 포함한다.Referring to the drawings, the ball grid array semiconductor package according to an embodiment of the present invention includes a semiconductor chip 31; And a lead frame 34 on which the semiconductor chip 31 is mounted.
상기 리드프레임(34)의 소재는 구리합금(COPPER ALLOY) 계통으로 고강도 및고전도도의 특성을 지니며 그 두께는 0.05~0.1mm 정도의 박형 소재인 것이 바람직하다.The material of the lead frame 34 is a copper alloy (COPPER ALLOY) system has the characteristics of high strength and high conductivity, the thickness is preferably a thin material of about 0.05 ~ 0.1mm.
도시된 바와 같이, 상기 반도체 칩(31)에는 다수의 전극단자(31a)가 마련되어 후술하는 상기 리드프레임(34)의 리드부(34a)와 빔 본딩되어 있다.As illustrated, a plurality of electrode terminals 31a are provided on the semiconductor chip 31 and beam bonded to the lead portion 34a of the lead frame 34 to be described later.
상기 리드프레임(34)은 상, 하 양면이 하프에칭(half etching)되어 그 상면은 상기 반도체 칩(31)과 리드부(34a)가 리드프레임(34)과 일체로 형성되고, 상면 중앙부에는 소정깊이 침강된 패드부(34d)가 리드프레임(34)과 일체로 형성된다.The upper and lower surfaces of the lead frame 34 are half etched, and the upper surface of the lead frame 34 is formed of the semiconductor chip 31 and the lead portion 34a integrally with the lead frame 34, and a predetermined portion of the lead frame 34 The deeply settled pad portion 34d is formed integrally with the lead frame 34.
또한 상기 리드프레임(34)의 하면은 상기 성형수지층(35)으로 노출되는 것으로, 상기 리드프레임(34)의 다수의 리드부(34a)와 외부회로와의 전기적 연결을 위하여 도전범퍼부(34b)가 하프에칭으로 리드프레임(34)과 일체로 형성되어 설치된다.In addition, the lower surface of the lead frame 34 is exposed to the molding resin layer 35, and the conductive bumper portion 34b for electrical connection between the plurality of lead portions 34a of the lead frame 34 and an external circuit. ) Is formed integrally with the lead frame 34 by half etching.
그리고 상기 도전범퍼부(34b)에 인근하여, 반도체 칩(31)의 열을 전열 받아 외부로 배출시키는 전열범퍼부(34c)가 하프에칭으로 리드프레임(34)과 일체로 형성된다.In addition, adjacent to the conductive bumper part 34b, the heat transfer bumper part 34c for receiving heat from the semiconductor chip 31 and discharging it to the outside is integrally formed with the lead frame 34 by half etching.
이렇게 하프에칭된 리드프레임(34)은 부식을 방지하기 위하여 전면 도금처리를 하며, 이러한 도금은 팔라듐도금처리가 바람직하고 그 두께는 신뢰성 조건에 따라 달라질 수 있다.The half-etched lead frame 34 is subjected to the entire plating process in order to prevent corrosion, and such plating is preferably palladium plated and its thickness may vary depending on reliability conditions.
상기 리드프레임(34)은 상기 반도체 칩(31)과 절연층(36)을 사이에 두고 고정되어 상기 반도체 칩(31) 또는/및 상기 리드프레임(34)은 성형수지층(35)으로 봉지(encapsulation)되어 있다. 상기 절연층(36)은 액상의 절연물로써 형성되는 것이바람직하다. 그리고 봉지용으로 사용되는 성형수지층(35)은 열 경화성의 폴리이미드수지나 에폭시수지 등의 절연성 액상수지로서 형성되는 것이 바람직하다.The lead frame 34 is fixed with the semiconductor chip 31 and the insulating layer 36 interposed therebetween so that the semiconductor chip 31 or / and the lead frame 34 is encapsulated with a molding resin layer 35. encapsulation). The insulating layer 36 is preferably formed of a liquid insulator. The molding resin layer 35 used for sealing is preferably formed as an insulating liquid resin such as a thermosetting polyimide resin or an epoxy resin.
한편, 상기 도전범퍼부(34b)와 전열범퍼부(34c)는 성형수지층(35)의 외부방향으로 일 측면이 노출되도록 성형수지층(35)으로써 몰딩된다.On the other hand, the conductive bumper part 34b and the heat transfer bumper part 34c are molded by the molding resin layer 35 so that one side thereof is exposed in the outer direction of the molding resin layer 35.
이와 같이 봉지된 본 발명의 일 실시예에 따른 볼 그리드 어레이 패키지는 하단의 범퍼부(34b)에 솔더볼(26)을 부착시켜 회로 기판(미도시)에 장착된다.The enclosed ball grid array package according to an embodiment of the present invention is mounted on a circuit board (not shown) by attaching a solder ball 26 to a bumper portion 34b at a lower end thereof.
이러한 하프에칭에 의한 일체형의 리드프레임(34) 구조는 본 발명의 특징부로써 상기 리드프레임(34)의 상, 하 양면에 리드프레임(34)의 일정 부분을 하프에칭하므로써 전체적인 두께(L2)를 대폭 줄일 수 있게 된다.The structure of the integrated lead frame 34 by half etching is a feature of the present invention, and the overall thickness L2 is reduced by half-etching a portion of the lead frame 34 on both the upper and lower sides of the lead frame 34. It can be greatly reduced.
상술한 바와 같은 본 발명의 일 실시예에 따른 볼 그리드 어레이 패키지를 만들기 위한 기술로서 소재의 에칭 깊이를 정밀하게 제어하는 하프에칭 기술, 리드프레임 전면도금 기술 등의 고난도의 정밀한 리드프레임 제작기술이 요구되며 본 발명의 특징부인 리드프레임(34)은 기존의 리드프레임(34) 기술과 장비를 응용하여 만들 수 있으므로 신규투자비가 거의 들지 않는다.As a technology for making a ball grid array package according to an embodiment of the present invention as described above, there is a demand for high-precision lead frame manufacturing technology such as a half etching technique for precisely controlling the etching depth of a material and a lead frame front plating technique. And the lead frame 34, which is a feature of the present invention, can be made by applying the existing lead frame 34 technology and equipment, so it costs little new investment.
도 4에는 본 발명의 과제에 따른 볼 그리드 어레이 반도체 패키지의 제조방법이 플로우 챠트로서 도시되어 있다.4 is a flowchart illustrating a method of manufacturing a ball grid array semiconductor package according to the present invention.
플로우 챠트를 참조하면, 먼저 리드프레임 소재의 상, 하 양면을 소정의 깊이로 하프에칭시켜 그 상면은 반도체 칩과 빔 본딩되는 것으로 아우터 리드부를 갖는 리드부를 형성시키고, 상면 중앙부에는 소정깊이 침강된 패드부를 형성시키며, 그 하면은 상기 성형수지층으로 노출되는 도전범퍼부와 전열범퍼부를형성시킨다.(S41)Referring to the flow chart, first, both upper and lower surfaces of the lead frame material are half-etched to a predetermined depth, and the upper surface is beam bonded with the semiconductor chip to form a lead portion having an outer lead portion, and a pad having a predetermined depth settled in the upper center portion A portion is formed, and a lower surface thereof forms a conductive bumper portion and a heat transfer bumper portion exposed to the molding resin layer.
여기서 상기 리드부는 인너 리드부와 아우터 리드부로 구별될 수 있다. 상기 인너리드부의 일부는 패드부의 역할을 한다.Here, the lead portion may be divided into an inner lead portion and an outer lead portion. Part of the inner lead portion serves as a pad portion.
이후 상기 리드프레임 중앙의 패드부에 필름이나 액상수지를 코팅하여 절연층을 형성시킨다. 상기 절연체로 사용되는 액상수지의 경우, 열 경화성수지로 폴리이미드나 에폭시수지 등을 디스펜싱으로 코팅하여 인슐레이션을 형성한다.(S42) 그리고 상기 리드프레임에 팔라듐도금을 실시하며, 도금두께는 신뢰성 조건에 따라 달라질 수 있다.(S43) 이후 다이패드부에, 절연층을 사이에 두고 반도체 칩을 부착시키고 상기 반도체 칩과 상기 리드부를 빔 본딩시킨다.(S44) 그리고 디스펜서에서 몰딩액을 디스펜싱하여 몰딩한다.(S45) 여기서 상기 패드부는 각 범퍼부와 일체로 형성되어 있고, 상기 각 범퍼부는 성형수지층외부로 노출되어 있으므로 방열이 가능하다. 이후 그 다음 단계로 아우터 리드부를 트리밍한다.(S46)Thereafter, an insulating layer is formed by coating a film or a liquid resin on a pad part in the center of the lead frame. In the case of the liquid resin used as the insulator, the thermosetting resin is coated with polyimide or epoxy resin by dispensing to form an insulation. (S42) Then, the lead frame is subjected to palladium plating, and the plating thickness is a reliability condition. In operation S43, the semiconductor chip is attached to the die pad part with an insulating layer interposed therebetween, and the semiconductor chip and the lead part are beam-bonded (S44). (S45) Here, the pad portion is formed integrally with each bumper portion, and each of the bumper portions is exposed to the outside of the molding resin layer so that heat radiation is possible. Thereafter, the outer lead is trimmed to the next step.
그리고 상기 범퍼부에 SN/PB 등의 솔더볼을 부착시켜 외부단자와 연결시킨다.(S47)Then, solder balls such as SN / PB are attached to the bumper to connect to external terminals. (S47)
그리고 본 발명의 볼 그리드 어레이 반도체 패키지의 제조방법은 상기 리드부와 범퍼부가 전해 석출되어 형성되는 단계를 더 포함하는 것이 바람직하다.In addition, the manufacturing method of the ball grid array semiconductor package of the present invention preferably further includes the step of forming the lead portion and the bumper electrolytic precipitation.
본 발명에 따른 볼 그리드 어레이 반도체 패키지 및 그 제조방법은 다음과 같은 효과를 갖는다.The ball grid array semiconductor package and its manufacturing method according to the present invention have the following effects.
첫째; 하프에칭된 리드프레임을 이용하여 리드부와 반도체 칩 사이의 공간을확보하여 반도체 패키지를 초박형으로 제작이 가능하다.first; By using a half-etched lead frame, a space between the lead portion and the semiconductor chip may be secured, thereby making the semiconductor package extremely thin.
둘째; 본 반도체 패키지 제조시 리드프레임 설비와 마이크로 볼 그리드 어레이 전용설비를 활용할 수 있다.second; Lead frame equipment and micro ball grid array equipment can be used to manufacture the semiconductor package.
셋째; 리드부의 길이가 짧아 전기적 특성이 우수하다.third; The length of the lead part is short, so it is excellent in electrical characteristics.
넷째; 각 범퍼부간의 피치가 협소하여 실장도가 우수하다.fourth; Since the pitch between each bumper part is narrow, the mounting degree is excellent.
다섯째; 열적특성이 우수하다.fifth; Excellent thermal properties
여섯째; 패키지 사이즈가 초박형으로 휴대폰, 호출기 등 휴대용 무선기기에 확대적용이 가능하다.Sixth; The package size is ultra-thin and can be extended to portable wireless devices such as mobile phones and pagers.
본 발명은 첨부된 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예지적인 것에 불과하며, 당해 기술 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 수 있을 것이다. 따라서 본 발명의 진정한 보호 범위는 첨부된 청구 범위에 의해서만 정해져야 할 것이다.Although the present invention has been described with reference to one embodiment shown in the accompanying drawings, this is only illustrative, and it will be understood by those skilled in the art that various modifications and equivalent other embodiments are possible. Could be. Therefore, the true scope of protection of the present invention should be defined only by the appended claims.
Claims (4)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020000021642A KR100335759B1 (en) | 2000-04-24 | 2000-04-24 | BGA package and manufacturing method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020000021642A KR100335759B1 (en) | 2000-04-24 | 2000-04-24 | BGA package and manufacturing method thereof |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20010097509A KR20010097509A (en) | 2001-11-08 |
| KR100335759B1 true KR100335759B1 (en) | 2002-05-09 |
Family
ID=19666515
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020000021642A KR100335759B1 (en) | 2000-04-24 | 2000-04-24 | BGA package and manufacturing method thereof |
Country Status (1)
| Country | Link |
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-
2000
- 2000-04-24 KR KR1020000021642A patent/KR100335759B1/en active IP Right Grant
Also Published As
| Publication number | Publication date |
|---|---|
| KR20010097509A (en) | 2001-11-08 |
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