KR19990003756U - 적층형 반도체 패키지 - Google Patents
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Abstract
본 고안은 열방출 능력이 우수한 프린트 패널을 이용하여 두 개의 반도체 칩을 적층시킨 적층형 반도체 패키지에 관한 것으로, 본 고안의 적층형 반도체 패키지는 상부면 중앙부에 한 쌍의 열로 배열되는 다수개의 본딩 패드들이 구비된 제 1 반도체 칩과; 상기 제 1 반도체 칩이 부착되며, 내부에는 회로 패턴이 구비되고, 상기 부착된 제 1 반도체 칩의 양측에는 상기 제 1 반도체 칩의 두께와 동일한 높이를 갖으며, 상기 내부에 구비된 회로 패턴과 연결된 접속부가 구비된 기판; 상기 기판 상에 구비된 일측 접속부와 그에 인접된 상기 제 1 반도체 칩의 일측열의 본딩 패드 상에 각각 부착되는 한 쌍의 프린트 패널; 상기 프린트 패널 상부에 부착되는 제 2 반도체 칩; 및 상기 제 1 및 제 2 반도체 칩과 상기 제 1 반도체 칩의 양측에 구비된 접속부를 포함한 일정 영역을 봉지하는 봉지체로 이루어진 것을 특징으로 한다.
Description
본 고안은 반도체 장치에 관한 것으로, 보다 상세하게는, 열방출 능력이 우수한 프린트 패널을 이용하여 두 개의 반도체 칩을 적층시킨 적층형 반도체 패키지에 관한 것이다.
최근, 각종 전기 및 전자 제품의 크기가 소형화되는 추세에 따라 한정된 크기의 기판에 보다 많은 수의 칩을 실장시킴으로써 소형이면서도 고용량을 달성하고자 하는 많은 연구가 전개되고 있다. 이에 따라, 크기가 축소된 패키지들이 많이 연구 개발되고 있으며, 고용량을 달성하기 위한 적층형 패키지들도 많이 연구되고 있다.
상기에서, 적층형 반도체 패키지는 통상 기판 보다는 상대적으로 얇은 두께를 갖는 패턴 필름의 상·하부면에 반도체 칩들이 각각 부착되고, 상기 패턴 필름의 소정 부분은 그의 외측에 구비되어 전기적 신호 전달 경로를 이루는 리드 프레임에 금속 와이어 또는 솔더 볼 등과 같은 전기적 접속 매체에 의해 연결되며, 또한, 적층된 반도체 칩들 및 이에 전기적으로 연결된 리드 프레임의 소정 부분을 포함한 일정 영역이 몰딩 컴파운드에 의해 밀봉된 형태로 제작된다.
그러나, 상기와 같은 종래 기술에 따른 적층형 반도체 패키지는 그의 구동시에 반도체 칩들로부터 발생되는 열을 외부로 신속하게 방출시키지 못함으로써, 패키지의 신뢰성이 저하되는 문제점이 있었다.
따라서, 본 고안은 회로 패턴이 구비된 통상의 패턴 필름(Patterned Film) 대신에 회로 패턴이 구비됨과 아울러 열 전도성이 우수한 프린트 패널(Print Panel)을 이용함으로써, 패키지의 구동시에 발생되는 열을 외부로 신속하게 방출시킬 수 있는 적층형 반도체 패키지를 제공하는 것을 목적으로 한다.
도 1은 본 고안에 따른 프린트 패널을 도시한 도면.
도 2는 본 고안의 실시예에 따른 적층형 반도체 패키지를 설명하기 위한 도면.
도 3은 본 고안의 실시예에 따른 기판 상에 형성된 접속부를 설명하기 위한 도면.
도 4는 본 고안의 실시예에 따른 반도체 칩 및 접속부와 프린트 패널과의 전기적 접속을 설명하기 위한 도면.
* 도면의 주요 부분에 대한 부호의 설명 *
1 : 비전도성 물질2 : 금속 배선
3 : 접착제4 : 금속 핀
10, 14 : 프린트 패널11 : 기판
12 : 제 1 반도체 칩13 : 접착제
15 : 접속부16 : 제 2 반도체 칩
17 : 봉지체
상기와 같은 목적은, 상부면 중앙부에 한 쌍의 열로 배열되는 다수개의 본딩 패드들이 구비된 제 1 반도체 칩과; 상기 제 1 반도체 칩이 부착되며, 내부에는 회로 패턴이 구비되고, 상기 부착된 제 1 반도체 칩의 양측에는 상기 제 1 반도체 칩의 두께와 동일한 높이를 갖으며, 상기 내부에 구비된 회로 패턴과 연결된 접속부가 구비된 기판; 상기 기판 상에 구비된 일측 접속부와 그에 인접된 상기 제 1 반도체 칩의 일측열의 본딩 패드 상에 각각 부착되는 한 쌍의 프린트 패널; 상기 프린트 패널 상부에 부착되는 제 2 반도체 칩; 및 상기 제 1 및 제 2 반도체 칩과 상기 제 1 반도체 칩의 양측에 구비된 접속부를 포함한 일정 영역을 봉지하는 봉지체로 이루어진 것을 특징으로 하는 본 고안에 따른 적층형 반도체 패키지에 의하여 달성된다.
본 고안에 따르면, 열 전도성이 우수한 프린트 패널을 이용함으로써, 칩의 구동시에 발생되는 열을 외부로 신속하게 방출시킬 수 있다.
[실시예]
이하, 본 고안의 바람직한 실시예를 첨부된 도면을 참조하여 보다 상세하게 설명한다.
도 1은 본 고안의 실시예에 따른 프린트 패널을 도시한 도면으로서, 도시된 바와 같이, 프린트 패널(10)은 소정 두께를 갖는 비전도성 물질(1)의 상·하부면 및 일측 단부면에 금속 배선(2)이 형성되어 있으며, 상부면 및 일측 단부면에 형성된 금속 배선(2)들은 서로 연결되어 있다. 또한, 금속 배선(2)이 형성되지 않은 상기 프린트 패널(10)의 상·하부면에는 반도체 칩들과의 접착을 위한 열가소성 수지로 이루어진 접착제(3)가 도포되고, 금속 배선(2)이 형성되지 않은 반대측 단부면에 인접된 부분에는 상기 상·하부 금속 배선(2)과 각각 연결된 전도성이 우수한 금속 핀(4)이 설치된다. 이때, 금속 핀(4)은 접착제(3)의 외부로 노출되도록 그의 길이가 조절된다.
도 2는 본 고안의 실시예에 따른 적층형 반도체 패키지를 설명하기 위한 도면으로서, 회로 패턴이 구비되어 있는 기판(12) 상에 상부면 중앙부로 한 쌍의 열로 배열되는 다수개의 본딩 패드들이 구비된 제 1 반도체 칩(12)이 에폭시 계열 또는 테이프형 접착제(13)에 의해 부착되고, 제 1 반도체 칩(12) 상에는 회로 패턴이 구비된 프린트 패널(14)이 부착된다.
여기서, 기판(11) 상에는 제 1 반도체 칩(12)이 부착되는 부분의 양측에 상기 제 1 반도체 칩(12)의 두께와 동일한 높이를 갖도록 형성되어 상기 프린트 패널(14)과의 전기적 접속을 위한 접속부(15)가 구비되어 있으며, 접속부(15)는, 도 3에 도시된 바와 같이, 비전도성 물질(21)의 양측에 기판 내부의 회로 패턴(도시않됨)과 각각 독립적으로 연결되는 전도성 금속층들(22)이 형성된 구조이며, 전도성 금속층들(22)의 상부면에는 프린트 패널과의 전기적 접속을 위한 솔더(23)가 형성된다.
또한, 도 4에 도시된 바와 같이, 제 1 반도체 칩(31)은 그의 본딩 패드 상에 솔더 범프(32)가 형성되어 있으며, 이러한 솔더 범프(32)를 통해 프린트 패널 하부면의 회로 패턴(33)에 구비된 전도성 핀(34)과 전기적으로 연결된다. 그리고, 프린트 패널의 회로 패턴(33)과 접속부의 전도성 금속층(35)는 상기 전도성 금속층(35) 상부에 형성되어 있는 솔더(36)에 의해 전기적으로 서로 연결된다.
계속해서, 도 2를 참조하면, 프린트 패널(14)의 상부에는 제 1 반도체 칩(12)과 동일하게 제조된 제 2 반도체 칩(16)이 형성되며, 상기와 마찬가지로, 제 2 반도체 칩(16)의 본딩 패드와 프린트 패널(14)의 회로 패턴이 구비된 금속 핀(도시않됨)이 서로 연결된다. 또한, 제 1 및 제 2 반도체 칩(12, 16)과 상기 제 1 반도체 칩(12)의 양측에 형성된 접속부(15)를 포함하는 일정 영역이 봉지체(17)에 의해 밀봉된다. 이때, 프린트 패널(14)은 열방출 능력이 우수한 비전도성 물질로 이루어지기 때문에 패키지의 구동시에 발생되는 열을 신속하게 외부로 방출시킬 수 있다.
이상에서와 같이, 본 고안의 적층형 반도체 패키지는 마주보는 반도체 칩들을 열 방출이 용이한 비전도성 물질로 이루어진 프린트 패널에 상호 연결시킴으로써, 패키지 내부에서 발생되는 열을 신속하게 외부로 방출시킬 수 있으며, 이에 따라, 패키지의 신뢰성을 높일 수 있다.
한편, 여기에서는 본 고안의 특정 실시예에 대하여 설명하고 도시하였지만, 당업자에 의하여 이에 대한 수정과 변형을 할 수 있다. 따라서, 이하, 실용신안등록 청구의 범위는 본 고안의 진정한 사상과 범위에 속하는 한 모든 수정과 변형을 포함하는 것으로 이해할 수 있다.
Claims (6)
- 상부면 중앙부에 한 쌍의 열로 배열되는 다수개의 본딩 패드들이 구비된 제 1 반도체 칩;상기 제 1 반도체 칩이 부착되며, 내부에는 회로 패턴이 구비되고, 상기 부착된 제 1 반도체 칩의 양측에는 상기 제 1 반도체 칩의 두께와 동일한 높이를 갖으며, 상기 내부에 구비된 회로 패턴과 연결된 접속부가 구비된 기판;상기 기판 상에 구비된 일측 접속부와 그에 인접된 상기 제 1 반도체 칩의 일측열의 본딩 패드 상에 각각 부착되는 한 쌍의 프린트 패널;상기 프린트 패널 상부에 부착되는 제 2 반도체 칩; 및상기 제 1 및 제 2 반도체 칩과 상기 제 1 반도체 칩의 양측에 구비된 접속부를 포함한 일정 영역을 봉지하는 봉지체로 이루어진 것을 특징으로 하는 적층형 반도체 패키지.
- 제 1 항에 있어서, 상기 제 1 및 제 2 반도체 칩의 본딩 패드들 상에는 상기 프린트 패널과의 전기적 접속을 위한 솔더 범프가 형성되어 있는 것을 특징으로 하는 적층형 반도체 패키지.
- 제 1 항에 있어서, 상기 기판의 접속부는 비전도성 물질과, 그 양측에 상기 기판 내에 형성된 회로 패턴과 각각 독립적으로 연결되는 한 쌍의 전도성 금속층으로 이루어진 것을 특징으로 하는 적층형 반도체 패키지.
- 제 3 항에 있어서, 상기 전도성 금속층의 상부에는 상기 프린트 패널과의 전기적 접속을 위한 솔더가 형성되어 있는 것을 특징으로 하는 적층형 반도체 패키지.
- 제 1 항에 있어서, 상기 프린트 패널은 소정 두께를 갖는 비전도성 물질의 상·하부면 및 상기 기판의 접속부와 부착되는 일측 단부면에 회로 패턴이 구비되어 있고, 상기 회로 패턴의 일측에는 제 1 및 제 2 반도체 칩의 본딩 패드들과 전기적으로 접속을 위한 전도성 핀이 구비되어 있으며, 상기 회로 패턴이 형성되지 않은 상기 비전도성 물질의 상·하부면에는 접착제가 형성되어 있는 것을 특징으로 하는 적층형 반도체 패키지.
- 제 5 항에 있어서, 상기 전도성 핀은 접착제의 외부로 노출되어 있는 것을 특징으로 하는 적층형 반도체 패키지.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR2019970017354U KR19990003756U (ko) | 1997-06-30 | 1997-06-30 | 적층형 반도체 패키지 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR2019970017354U KR19990003756U (ko) | 1997-06-30 | 1997-06-30 | 적층형 반도체 패키지 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR19990003756U true KR19990003756U (ko) | 1999-01-25 |
Family
ID=69674824
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR2019970017354U KR19990003756U (ko) | 1997-06-30 | 1997-06-30 | 적층형 반도체 패키지 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR19990003756U (ko) |
-
1997
- 1997-06-30 KR KR2019970017354U patent/KR19990003756U/ko not_active Application Discontinuation
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