KR19990002496A - 비트라인 제조방법 - Google Patents

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Abstract

본 발명은 반도체 메모리소자로 사용되는 디램의 비트라인 제조방법에 관한 것으로, 종래에는 폴리사이드의 스텝커버리지 특성이 좋지않은 관계로 그 콘택의 내부에 빈 공간이 형성되어 비트라인의 저항값이 증가함으로써, 소자의 스피드가 저하되는 문제점과; 사진식각공정을 통한 폴리사이드 비트라인 형성시에 이상적인 식각 프로파일(profile)을 구하기 어려운 문제점과; 폴리사이드의 형성공정이 어려운 문제점이 있었다. 이와같은 문제점을 감안한 본 발명은 기판의 상부에 폴리실리콘 및 산화막을 증착하고, 부분적으로 식각하여 콘택을 형성한 후, 그 콘택의 내부면에 비트라인용 폴리실리콘을 증착하는 단계와; 비트라인용 폴리실리콘이 증착된 콘택의 내부에 WSix막을 형성하는 단계와; WSix막이 채워진 콘택 및 산화막의 상부전면에 SiH4시드(seed)를 형성한 후, 그 상부에 WSix막을 증착하는 단계와; 사진식각공정을 통해 WSix막을 부분적으로 식각하여 비트라인을 형성하는 단계로 이루어지는 비트라인 제조방법을 제공하여 콘택의 내부에 WSix막을 완전하게 채울수 있고, 폴리사이드가 아닌 실리사이드(silicide) 비트라인을 형성함으로써, 저항의 감소로 인한 스피드증가의 효과와; 전체공정이 종래의 제조공정에 비해 단순화됨으로써, 비용절감의 효과가 있다.

Description

비트라인 제조방법
본 발명은 반도체 메모리소자로 사용되는 디램(DRAM)의 비트라인 제조방법에 관한 것으로, 특히 비트라인의 저항을 감소시키고, 공정을 단순화하기에 적당하도록 한 비트라인 제조방법에 관한 것이다.
도1a 내지 도1d는 종래의 비트라인 제조방법을 보인 수순단면도로서, 이에 도시한 바와같이 워드라인이 형성된 기판(1)의 상부에 폴리실리콘(2)을 증착한 후, 사진식각공정을 통해 폴리실리콘(2)을 소정거리 이격되도록 식각하여 기판(1)을 부분적으로 노출시키는 단계(도1a)와; 소정거리 이격된 폴리실리콘(2)과 기판(1)의 상부에 산화막(3)을 증착한 후, 소정거리 이격된 폴리실리콘(2) 중에서 비트라인용 콘택(contact)을 정의하고, 사진식각공정을 통해 산화막(3)을 식각하여 비트라인용 콘택으로 정의된 폴리실리콘(2A)을 노출시키는 단계(도1b)와; 산화막(3) 및 노출된 폴리실리콘(2A)의 상부에 비트라인용 폴리실리콘(4)을 증착하고, 그 비트라인용 폴리실리콘(4)의 상부에 비트라인용 WSix막(5)을 증착하는 단계(도1c)와; 사진식각공정을 통해 비트라인용 폴리실리콘(4) 및 WSix막(5)을 식각하여 폴리사이드(polycide) 비트라인을 형성하는 단계(도1d)로 이루어진다. 이하, 종래의 비트라인 제조방법을 좀더 상세히 설명한다.
먼저, 도1a에 도시한 바와같이 워드라인이 형성된 기판(1)의 상부에 폴리실리콘(2)을 증착한 후, 사진식각공정을 통해 폴리실리콘(2)을 소정거리 이격되도록 식각하여 기판(1)을 부분적으로 노출시킨다.
그리고, 도1b에 도시한 바와같이 소정거리 이격된 폴리실리콘(2)과 기판(1)의 상부에 산화막(3)을 증착한 후, 폴리실리콘(2) 중에서 비트라인용 콘택을 정의하고, 사진식각공정을 통해 산화막(3)을 식각하여 비트라인용 콘택으로 정의된 폴리실리콘(2A)을 노출시킨다. 이때, 산화막(3)은 층간절연을 위해 증착한다.
그리고, 도1c에 도시한 바와같이 산화막(3) 및 노출된 폴리실리콘(2A)의 상부에 비트라인용 폴리실리콘(4)을 증착하고, 그 비트라인용 폴리실리콘(4)의 상부에 비트라인용 WSix막(5)을 증착한다. 이때, WSix막(5)은 스텝커버리지(step coverage) 특성이 좋지 않은 관계로 콘택을 완전히 채우지 못한다.
그리고, 도1d에 도시한 바와같이 사진식각공정을 통해 비트라인용 폴리실리콘(4) 및 WSix막(5)을 식각하여 폴리사이드(polycide) 비트라인을 형성한다.
그러나, 상기한 바와같이 제조되는 비트라인 제조방법은 반도체소자의 고집적화를 위해 콘택 홀(contact hole)을 작게하면, 폴리사이드의 스텝커버리지 특성이 좋지않은 관계로 그 콘택의 내부에 빈 공간이 형성되어 비트라인의 저항값이 증가함으로써, 소자의 스피드가 저하되는 문제점과; 반도체소자의 고집적화를 위해 폴리실리콘의 구조를 낮게하고, WSix막의 두께를 높게하면, 이후의 사진식각공정을 통한 폴리사이드 비트라인 형성시에 이상적인 식각 프로파일(profile)을 구하기 어려운 문제점과; 폴리사이드의 형성공정이 어려운 문제점이 있었다.
본 발명은 상기한 바와같은 문제점을 해결하기 위하여 창안한 것으로, 본 발명의 목적은 비트라인의 저항을 감소시킴과 아울러 공정을 단순화할 수 있는 비트라인 제조방법을 제공함에 있다.
도1은 종래의 비트라인 제조방법을 보인 수순단면도.
도2는 본 발명에 의한 비트라인 제조방법을 보인 수순단면도.
*도면의 주요 부분에 대한 부호의 설명*
1:기판2,2A:폴리실리콘
3:산화막4:비트라인용 폴리실리콘
5:WSix막
상기한 바와같은 본 발명의 목적은 기판의 상부에 폴리실리콘 및 산화막을 증착하고, 부분적으로 식각하여 콘택을 형성한 후, 그 콘택의 내부면에 비트라인용 폴리실리콘을 증착하는 단계와; 비트라인용 폴리실리콘이 증착된 콘택의 내부에 WSix막을 형성하는 단계와; WSix막이 채워진 콘택 및 산화막의 상부전면에 SiH4시드(seed)를 형성한 후, 그 상부에 WSix막을 증착하는 단계와; 사진식각공정을 통해 WSix막을 부분적으로 식각하여 비트라인을 형성하는 단계로 이루어짐으로써 달성되는 것으로, 본 발명에 의한 비트라인 제조방법을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.
도2a 내지 도2f는 본 발명에 의한 비트라인 제조방법을 보인 수순단면도로서, 이에 도시한 바와같이 워드라인이 형성된 기판(1)의 상부에 폴리실리콘(2)을 증착한 후, 사진식각공정을 통해 폴리실리콘(2)을 소정거리 이격되도록 식각하여 기판(1)을 부분적으로 노출시키는 단계(도2a)와; 소정거리 이격된 폴리실리콘(2)과 기판(1)의 상부에 산화막(3)을 증착한 후, 소정거리 이격된 폴리실리콘(2) 중에서 비트라인용 콘택을 정의하고, 사진식각공정을 통해 산화막(3)을 식각하여 비트라인용 콘택으로 정의된 폴리실리콘(2A)을 노출시켜 콘택을 형성하는 단계(도2b)와; 콘택 및 산화막(3)의 상부전면에 비트라인용 폴리실리콘(4)을 증착한 후, 사진식각공정을 통해 그 비트라인용 폴리실리콘(4)을 식각하여 콘택의 내부면에 비트라인용 폴리실리콘(4)을 형성하는 단계(도2c)와; 비트라인용 폴리실리콘(4)이 증착된 콘택의 내부에 WSix막(5)을 형성하는 단계(도2d)와; WSix막(5)이 채워진 콘택 및 산화막(3)의 상부전면에 SiH4시드(도면미도시)를 형성한 후, 그 상부에 WSix막(5)을 증착하는 단계(도2e)와; 사진식각공정을 통해 SiH4시드 상부의 WSix막(5)을 부분적으로 식각하여 비트라인을 형성하는 단계(도2f)로 이루어진다. 이하, 본 발명에 의한 비트라인 제조방법을 좀더 상세히 설명한다.
먼저, 도2a에 도시한 바와같이 워드라인이 형성된 기판(1)의 상부에 폴리실리콘(2)을 증착한 후, 사진식각공정을 통해 폴리실리콘(2)을 소정거리 이격되도록 식각하여 기판(1)을 부분적으로 노출시킨다.
그리고, 도2b에 도시한 바와같이 소정거리 이격된 폴리실리콘(2)과 기판(1)의 상부에 산화막(3)을 증착한 후, 폴리실리콘(2) 중에서 비트라인용 콘택을 정의하고, 사진식각공정을 통해 산화막(3)을 식각하여 비트라인용 콘택으로 정의된 폴리실리콘(2A)을 노출시킨다. 이때, 산화막(3)은 층간절연을 위해 증착한다.
그리고, 도2c에 도시한 바와같이 콘택 및 산화막(3)의 상부전면에 비트라인용 폴리실리콘(4)을 증착한 후, 사진식각공정을 통해 그 비트라인용 폴리실리콘(4)을 식각하여 콘택의 내부면에 비트라인용 폴리실리콘(4)을 형성한다.
그리고, 도2d에 도시한 바와같이 비트라인용 폴리실리콘(4)이 증착된 콘택의 내부에 WSix막(5)을 형성한다. 이때, WSix막(5)은 SiH2Cl2 와 WF6을 이용한 온도 및 유량 그리고 압력에 따라 증착특성이 다르게 나타나며, 특히 폴리실리콘(4)의 상부에서는 SiH4시드의 형성에 관계없이 증착되지만 산화막(3)에서는 SiH4시드가 형성되어 있지 않으면 증착이 이루어지지 않는다. 이러한 증착특성을 이용하여 콘택의 내부에 빈공간이 없도록 WSix막(5)을 형성할 수 있다.
그리고, 도2e에 도시한 바와같이 WSix막(5)이 채워진 콘택 및 산화막(3)의 상부전면에 SiH4시드(도면미도시)를 형성한 후, 그 상부에 WSix막(5)을 증착한다. 이때, SiH4시드를 형성하는 이유는 상기에서도 설명한 바와같이 산화막(3)의 상부에 WSix막(5)을 증착하기 위해서이다.
그리고, 도2f에 도시한 바와같이 사진식각공정을 통해 SiH4시드 상부의 WSix막(5)을 부분적으로 식각하여 비트라인을 형성한다.
상기한 바와같은 본 발명에 의한 비트라인 제조방법은 콘택의 내부에 WSix막을 완전하게 채울수 있고, 폴리사이드가 아닌 실리사이드(silicide) 비트라인을 형성함으로써, 저항의 감소로 인한 스피드증가의 효과와; 전체공정이 종래의 제조공정에 비해 단순화됨으로써, 비용절감의 효과가 있다.

Claims (1)

  1. 기판의 상부에 폴리실리콘 및 산화막을 증착하고, 부분적으로 식각하여 콘택을 형성한 후, 그 콘택의 내부면에 비트라인용 폴리실리콘을 증착하는 단계와; 비트라인용 폴리실리콘이 증착된 콘택의 내부에 WSix막을 형성하는 단계와; WSix막이 채워진 콘택 및 산화막의 상부전면에 SiH4시드(seed)를 형성한 후, 그 상부에 WSix막을 증착하는 단계와; 사진식각공정을 통해 WSix막을 부분적으로 식각하여 비트라인을 형성하는 단계로 이루어지는 것을 특징으로 하는 비트라인 제조방법.
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