KR20000004344A - 반도체 소자의 제조방법 - Google Patents

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Abstract

반도체 메모리 디바이스의 비트라인의 형성시 콘택 저항을 감소시킬 수 있는 반도체 소자의 제조방법을 개시한다. 개시된 본 발명은, 기판상에 게이트 전극을 형성하는 단계와, 상기 게이트 전극 양측 기판에 접합 영역을 형성하는 단계와, 상기 접합 영역과 콘택되면서, 게이트 전극사이의 공간부를 충분히 매립할 수 있도록, 폴리실리콘막을 형성하는 단계와, 폴리실리콘막 상부에 고융점 실리사이드막을 형성하는 단계와, 상기 고융점 실리사이막 상부에 비반사막을 형성하는 단계와, 상기 비반사막과 고융점 실리사이드막 및 폴리실리콘막을 상기 게이트 전극 사이에 존재하도록 패터닝하여 플러그 폴리실리콘 구조물을 형성하는 단계와, 상기 결과물 상부에 층간 절연막을 형성하고, 상기 플러그 폴리실리콘 구조물의 고융점 실리사이드막이 노출되도록 층간 절연막을 패터닝하여, 콘택홀을 형성하는 단계와, 상기 콘택홀 내벽 및 층간 절연막 상부에 베리어 금속막을 형성하는 단계와, 상기 베리어 금속막 상부에 금속막을 증착하는 단계, 및 상기 금속막과 베리어 금속막을 패터닝하여, 비트라인을 형성하는 단계를 포함하는 것을 특징으로 한다.

Description

반도체 소자의 제조방법
본 발명은 반도체 소자의 제조방법에 관한 것으로 보다 구체적으로는 반도체 메모리 디바이스의 비트라인의 형성시 콘택 저항을 감소시킬 수 있는 반도체 소자의 제조방법에 관한 것이다.
현재 반도체 디램(DRAM) 소자의 비트 라인은 트랜지스터로부터 전하를 받아 센스 앰프로 전하를 전달하는 배선이다. 여기서, 비트 라인으로는 저항이 작은 물질이 이용되어야 하고, 트랜지스터의 드레인 영역과 오믹 콘택을 형성할 수 있는 물질이어야 하며, 열공정에 의하여 쉽게 열화되지 않는 물질로 형성되어야 한다.
종래에는 비트 라인으로 폴리실리콘/텅스텐 실리사이드 구조로 널리 사용되고 있으며, 공정 안정성이 확보된 상태이다.
그러나 64M 디램급 이상의 소자에서는 폴리사이드 구조의 높은 면저항으로 인하여 소자 신호 전달 속도가 지연되는 단점이 발생하고 있어, 향후 256M 디램급 이상의 소자에는 금속 비트 라인의 도입이 필수적이다.
또한, 비트 라인의 구조에 있어서도, 접합 영역에 비트 라인이 직접 연결되는 구조에서, 게이트 전극 사이에 플러그 폴리실리콘을 형성한후, 플러그 폴리실리콘과 콘택되도록 비트라인을 형성한다.
이를 도면을 통하여, 보다 자세히 설명하면, 도 1에 도시된 바와 같이, 반도체 기판(1) 상에 게이트 절연막(2)과 게이트 전극용 폴리사이드층(3) 및 절연막(4)을 순차적으로 적층한다음, 소정 부분 패터닝하여 게이트 전극(G1)을 형성한다. 그후, 게이트 전극(G1) 양측에 불순물을 이온주입하여, 접합 영역(5)을 형성한다. 그리고나서, 공지의 방법으로 게이트 전극(G1)의 양측벽에 절연 스페이서(6)를 형성한다.
그후, 게이트 전극(G1) 사이의 접합 영역(5)과 콘택되면서, 게이트 전극(G1) 사이의 공간을 메우도록, 공지의 방식으로 플러그 폴리실리콘(7)을 형성한다. 그리고나서, 결과물 상부에 층간 절연막(8)을 증착한다음, 플러그 폴리실리콘(7)의 표면이 노출되도록 층간 절연막(8)을 식각하여 콘택홀(H1)을 형성한다. 이어서, 콘택홀(H1) 내벽 및 층간 절연막(8) 상부에 Ti/TiN으로 된 베리어 금속막(9)을 형성하고, 베리어 금속막(9) 상에 비트 라인용 텅스텐막(10)을 형성한다. 그후, 텅스텐막(10)과 베리어 금속막(9)을 소정 부분 패터닝하여 비트 라인을 형성한다.
그러나, 상기한 종래 기술에 따르면, 비트 라인을 형성하고, 후속으로 열공정을 진행하게 되면, 플러그 폴리실리콘(7)과 그와 접촉되는 베리어 금속막인 Ti막 간에 반응이 일어난다.
이에따라, 플러그 폴리실리콘(7)과 베리어 금속막(9)의 접촉 부분에 과도한 티타늄 실리사이드(TiSi2)가 형성된다.
이때, 상기 티타늄 실리사이드는 응집(agglomeration)을 유발하고, 플러그 폴리실리콘내에 존재하는 전도성 개선용 불순물을 흡수하므로, 콘택 저항이 상승하게 되는 문제점을 유발한다.
따라서, 본 발명의 목적은 플러그 폴리실리콘을 사용하는 비트 라인 형성시, 플러그 폴리실리콘과 비트 라인간의 콘택 저항을 줄일 수 있는 반도체 소자의 제조방법을 제공하는 것이다.
도 1은 종래의 반도체 메모리 소자에서 비트 라인 콘택 부분을 보인 단면도.
도 2a 내지 도 2d는 본 발명에 따른 반도체 메모리 소자에서 비트 라인을 형성하는 방법을 설명하기 위한 각 공정별 단면도.
(도면의 주요 부분에 대한 부호의 설명)
11 : 반도체 기판 12: 게이트 절연막
13 : 폴리사이드막 14 : 절연막
15 : 접합 영역 16 : 스페이서
17 : 플러그용 폴리실리콘막 18 : 고융점 실리사이드막
19 : 비반사막 20 : 플러그 폴리실리콘 구조물
21 : 층간 절연막 22 : 베리어 금속막
23 : 비트라인용 금속막
상기한 본 발명의 목적을 달성하기 위하여, 본 발명의 일 실시예에 따르면, 기판상에 게이트 전극을 형성하는 단계와, 상기 게이트 전극 양측 기판에 접합 영역을 형성하는 단계와, 상기 접합 영역과 콘택되면서, 게이트 전극사이의 공간부를 충분히 매립할 수 있도록, 폴리실리콘막을 형성하는 단계와, 폴리실리콘막 상부에 고융점 실리사이드막을 형성하는 단계와, 상기 고융점 실리사이막 상부에 비반사막을 형성하는 단계와, 상기 비반사막과 고융점 실리사이드막 및 폴리실리콘막을 상기 게이트 전극 사이에 존재하도록 패터닝하여 플러그 폴리실리콘 구조물을 형성하는 단계와, 상기 결과물 상부에 층간 절연막을 형성하고, 상기 플러그 폴리실리콘 구조물의 고융점 실리사이드막이 노출되도록 층간 절연막을 패터닝하여, 콘택홀을 형성하는 단계와, 상기 콘택홀 내벽 및 층간 절연막 상부에 베리어 금속막을 형성하는 단계와, 상기 베리어 금속막 상부에 금속막을 증착하는 단계, 및 상기 금속막과 베리어 금속막을 패터닝하여, 비트라인을 형성하는 단계를 포함하는 것을 특징으로 한다.
본 발명에 의하면, 플러그 폴리실리콘 구조물을 이용하여 비트 라인을 형성하는 방법에 있어서, 플러그 폴리실리콘을 구성하는 폴리실리콘과 비트라인의 베리어 금속막이 직접 접촉되지 않도록, 플러그 폴리실리콘을 구성하는 폴리실리콘과 베리어 금속막 사이에 고융점 실리사이드막을 형성한다.
이에따라, 후속의 열공정을 진행하여도, 플러그 폴리실리콘과 베리어 금속막 사이에 기생으로 실리사이드막이 발생되지 않는다.
따라서, 콘택 저항이 낮아진다.
(실시예)
이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 자세히 설명하도록 한다.
첨부한 도면 도 2a 내지 도 2d는 본 발명에 따른 반도체 메모리 소자에서 비트 라인을 형성하는 방법을 설명하기 위한 각 공정별 단면도이다.
먼저, 도 2a를 참조하여, 반도체 기판(11) 상에 게이트 절연막(12)과 게이트 전극용 폴리사이드층(13) 및 절연막(14)을 순차적으로 적층한다음, 소정 부분 패터닝하여 게이트 전극(G2)을 형성한다. 그후, 게이트 전극(G2) 양측의 반도체 기판(11)에 불순물을 이온주입하여, 접합 영역(15)을 형성한다. 그리고나서, 게이트 전극(G1)이 형성된 기판 결과물 상부에 절연막을 증착하고, 이 절연막을 상기 게이트 전극(G2) 표면이 노출되도록 이방성 식각하여, 게이트 전극(G2)의 양측벽에 절연 스페이서(16)를 형성한다. 이어서, 결과물이 충분히 매립되도록, 불순물이 도핑된 폴리실리콘막(17)을 형성한다. 이때, 폴리실리콘막(17)은 하부 게이트 전극(G2)에 의하여 소정의 토폴로지를 갖는다.
그리고나서, 도 2b에 도시된 바와 같이, 토폴로지를 없애기 위하여, 폴리실리콘막(17)을 에치백 또는 CMP(chemical mechanical polishing)하여, 평탄한 표면을 갖도록 한다. 이어서, 평탄해진 폴리실리콘막(17A) 상부에 고융점 실리사이드막(18) 예를들어, 텅스텐 실리사이드막을 형성한다음, 실리사이드막(18) 상에 비반사막(19)을 형성한다. 이때, 비반사막(19)은 이후, 실리사이드막(18)의 패터닝시, 실리사이드막(18)의 난반사를 방지하기 위하여 형성되는 막으로서, 예를들어, SiON층이 이용된다.
그리고나서, 도 2c에 도시된 바와 같이, 비반사막(19), 고융점 실리사이드막(18) 및 폴리실리콘막(17A)을 상기 게이트 전극(G2) 사이의 공간부에 존재하도록 패터닝하여, 플러그 폴리실리콘 구조물(20)을 형성한다.
그런다음, 도 2d에 도시된 바와 같이, 플러그 폴리실리콘 구조물(20)이 형성된 반도체 기판(11) 상부에 층간 절연막(21)을 형성한다음, 상기 플러그 폴리실리콘 구조물(20) 중 고융점 실리사이드막(19)이 노출되도록 층간 절연막(21)을 식각하여, 콘택홀(H2)을 형성한다. 이어서, 콘택홀(H2) 내벽 및 층간 절연막(21) 상부에 베리어 금속막(22)을 형성한다. 이때, 베리어 금속막(22)으로는 Ti, TiN, Ti/TiN, TaN, WN, 과잉으로 Ti가 포함된 TiN막 중 어느 하나가 이용되며, 본 실시예에서는 Ti/TiN막으로 형성한다. 여기서, 이후에 Ti로 인한 기생 실리사이드막의 형성을 방지하기 위하여, Ti막은 100Å이하로 형성함이 바람직하다. 또한, 베리어 금속막(22)을 형성한다음, 베리어 금속막(22)의 특성을 개선하기 위하여, H2 또는 N2 분위기에서 플라즈마 처리를 실시하여 줄수 있다. 그후, 베리어 금속막(22)과 콘택되도록, 비트 라인용 금속막(23) 예를들어, 텅스텐 금속막을 증착한다음, 비트 라인용 금속막(23)과 베리어 금속막(22)을 패터닝하여, 비트 라인을 형성한다.
본 실시예에서는 베리어 금속막(22)과 플러그 폴리실리콘 구조물(20)을 구성하는 폴리실리콘(17A) 사이에 고융점 실리사이드막(18)을 개재하여, 베리어 금속막(22)과 폴리실리콘(17A) 사이에 기생으로 실리사이드가 형성되는 것을 방지한다.
이에따라, 폴리실리콘(17A) 내부의 불순물 분포가 변화되지 않으므로, 콘택 저항을 낮추게 된다.
이상에서 자세히 설명된 바와 같이, 본 발명에 의하면, 플러그 폴리실리콘 구조물을 이용하여 비트 라인을 형성하는 방법에 있어서, 플러그 폴리실리콘을 구성하는 폴리실리콘과 비트라인의 베리어 금속막이 직접 접촉되지 않도록, 플러그 폴리실리콘을 구성하는 폴리실리콘과 베리어 금속막 사이에 고융점 실리사이드막을 형성한다.
이에따라, 후속의 열공정을 진행하여도, 플러그 폴리실리콘과 베리어 금속막 사이에 기생으로 실리사이드막이 발생되지 않는다.
따라서, 콘택 저항이 낮아진다.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.

Claims (6)

  1. 기판상에 게이트 전극을 형성하는 단계;
    상기 게이트 전극 양측 기판에 접합 영역을 형성하는 단계;
    상기 접합 영역과 콘택되면서, 게이트 전극사이의 공간부를 충분히 매립할 수 있도록, 폴리실리콘막을 형성하는 단계;
    폴리실리콘막 상부에 고융점 실리사이드막을 형성하는 단계;
    상기 고융점 실리사이막 상부에 비반사막을 형성하는 단계;
    상기 비반사막과 고융점 실리사이드막 및 폴리실리콘막을 상기 게이트 전극 사이에 존재하도록 패터닝하여 플러그 폴리실리콘 구조물을 형성하는 단계;
    상기 결과물 상부에 층간 절연막을 형성하고, 상기 플러그 폴리실리콘 구조물의 고융점 실리사이드막이 노출되도록 층간 절연막을 패터닝하여, 콘택홀을 형성하는 단계;
    상기 콘택홀 내벽 및 층간 절연막 상부에 베리어 금속막을 형성하는 단계;
    상기 베리어 금속막 상부에 금속막을 증착하는 단계; 및
    상기 금속막과 베리어 금속막을 패터닝하여, 비트라인을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  2. 제 1 항에 있어서, 상기 고융점 실리사이드막은 텅스텐 실리사이드막인 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 제 1 항에 있어서, 상기 비반사막은 SiON 인 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 제 1 항에 있어서, 상기 베리어 금속막은 Ti, TiN, Ti/TiN, TaN, WN, 과잉으로 Ti가 포함된 TiN막 중 어느 하나로 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
  5. 제 1 항에 있어서, 상기 베리어 금속막을 형성하는 단계와, 금속막을 형성하는 단계 사이에 H2 또는 N2 분위기하에서 플라즈마 처리하는 공정을 추가로 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  6. 제 1 항에 있어서, 상기 비트 라인용 금속막은 텅스텐막인 것을 특징으로 하는 반도체 소자의 제조방법.
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* Cited by examiner, † Cited by third party
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KR100380163B1 (ko) * 2001-06-29 2003-04-11 주식회사 하이닉스반도체 반도체 소자의 트랜지스터 제조 방법

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KR100380163B1 (ko) * 2001-06-29 2003-04-11 주식회사 하이닉스반도체 반도체 소자의 트랜지스터 제조 방법

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