KR19990002208A

KR19990002208A - Interrupt processing device using EPLD

Info

Publication number: KR19990002208A
Application number: KR1019970025764A
Authority: KR
Inventors: 홍연철; 서광수
Original assignee: 김영환; 현대전자산업 주식회사
Priority date: 1997-06-19
Filing date: 1997-06-19
Publication date: 1999-01-15

Abstract

본 발명은 멀티 프로세서 시스템에서 여러개의 OPB(Orin Pci Bridge)를 사용할 경우 인터럽트를 효과적으로 처리할 수 있도록 한 이피엘디(EPLD)를 이용한 인터럽트 처리장치에 관한 것이다.The present invention relates to an interrupt processing apparatus using EPLD to effectively handle interrupts when using multiple OPBs (Orin Pci Bridge) in a multiprocessor system.

본 발명은 여러개의 APIC를 사용하지 않고 하나의 APIC와 EPLD 및 앤드게이트를 사용하여 OPB로부터의 4비트를 앤드게이트를 통하여 2비트로 변화시켜 이를 EPLD를 통해 ESC로 전송하도록 함으로써 회로구조의 단순화를 얻을 수 있음은 물론 원가를 절감할 수 있도록 한 것이다.The present invention achieves a simplified circuit structure by changing four bits from the OPB into two bits through the AND gate using one APIC, EPLD, and AND gate without using multiple APICs, and transmitting them to ESC through EPLD. Of course, it is possible to save costs.

Description

Interrupt processing device using EPLD

본 발명은 컴퓨터에 관한 것으로, 특히 멀티 프로세서 시스템에서 여러개의 OPB(Orion Pci Bridge)를 사용할 경우 인터럽트를 효과적으로 처리할 수 있도록 한 이피엘디(EPLD)를 이용한 인터럽트 처리장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a computer, and more particularly, to an interrupt processing apparatus using EPLD, which effectively handles interrupts when a plurality of Orion Pci Bridges (OPBs) are used in a multiprocessor system.

일반적으로 멀티프로세서 시스템에서 여러개의 OPB를 사용할 경우 인터럽트 처리를 위하여는 OPB를 이용한 SCSI버스 하나당 하나의 APIC(Advanced Interrupt Controller)가 필요하므로 만일 OPB가 4개인 시스템에서는 4개의 APIC가 필요하게 된다.In general, when using multiple OPBs in a multiprocessor system, one APIC (Advanced Interrupt Controller) per SCSI bus using OPB is required for interrupt processing. Therefore, four APICs are required in a system with four OPBs.

도 1은 이와 같은 종래 멀티 OPB시스템에서의 인터럽트 처리를 위한 회로구성을 나타낸 것으로, 다수의 OPB(1-4)가 있을 경우 이들 각각에 APIC(5-8)가 구비되어 있어 인터럽트를 처리한 후 ESC(9)로 전송하도록 이루어져 있으며, 도면에서 점선은 4비트 인터럽트, 실선은 2비트 인터럽트를 나타낸다.1 shows a circuit configuration for interrupt processing in the conventional multi-OPB system. When there are a plurality of OPBs 1-4, each of them has an APIC 5-8. It is configured to transmit to the ESC 9, in which a dotted line indicates a 4-bit interrupt and a solid line indicates a 2-bit interrupt.

따라서, 종래 멀티 OPB시스템에서의 인터럽트 처리를 위한 회로구성에 있어서는, 인터럽트 처리를 위해 다수의 APIC가 필요하므로 구성이 복잡해질뿐만 아니라 원가가 증가하게 되는 문제가 있었다.Therefore, in the circuit configuration for interrupt processing in the conventional multi-OPB system, since a large number of APICs are required for interrupt processing, not only the configuration is complicated but also the cost increases.

본 발명은 이와 같은 종래의 문제점을 해결하기 위하여 안출한 것으로, 여러개의 APIC를 사용하지 않고 하나의 EPLD와 하나의 APIC를 사용하여 인터럽트 처리를 할 수 있도록 한 이피엘디를 이용한 인터럽트 처리장치를 제공하는데 그 목적이 있다.SUMMARY OF THE INVENTION The present invention has been made to solve such a conventional problem, and provides an interrupt processing apparatus using EPEL to enable interrupt processing using one EPLD and one APIC without using multiple APICs. The purpose is.

이와 같은 목적을 달성하기 위한 본 발명은 다수의 OPB에서 발생한 4비트의 인터럽트를 논리곱시켜 2비트로 변화시키는 다수의 앤드게이트와, 상기 OPB의 출력을 입력받아 인터럽트 제어를 수행하는 APIC와, 상기 앤드게이트로부터의 2비트를 입력받아 ESC로 전송하는 EPLD로 구성함을 특징으로 한다.In order to achieve the above object, the present invention provides a plurality of AND gates for logically multiplying four-bit interrupts generated by a plurality of OPBs to change them to two bits, an APIC for receiving an output of the OPB to perform interrupt control, and It consists of an EPLD that receives 2 bits from the gate and transmits it to the ESC.

도 1은 종래 컴퓨터의 인터럽트 과정을 설명하기 위한 블록도1 is a block diagram illustrating an interrupt process of a conventional computer.

도 2는 본 발명 이피엘디를 이용한 인터럽트 처리장치의 블록도2 is a block diagram of an interrupt processing apparatus using the present invention EPDL

* 도면의 주요부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

1-4 : OPB11 : APIC1-4: OPB11: APIC

12 : EPLD13 : ESC12: EPLD13: ESC

14 : CPUA1-A4 : 앤드게이트14: CPUA1-A4: endgate

이하, 본 발명의 실시예를 첨부된 도면을 참고로 하여 상세히 설명하면 다음과 같다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 2는 본 발명의 블록도로, 다수의 OPB(1-4)에서 발생한 4비트의 인터럽트를 논리곱시켜 2비트로 변화시키는 앤드게이트(A1-A4)와, 상기 OPB(1-4)의 출력을 입력받아 인터럽트 제어를 수행하는 하나의 APIC(11)와, 상기 앤드게이트(A1-A4)로 부터의 2비트를 입력받아 이를 ESC(13)로 전송하는 EPLD(12)로 구성된 것으로, 도면중 미설명 부호 14는 CPU이며, 단 점선은 4비트 인터럽트, 실선은 2비트 인터럽트를 나타낸다.FIG. 2 is a block diagram of the present invention, and the AND gates A1-A4 for logically multiplying four-bit interrupts generated by a plurality of OPBs 1-4 into two bits, and an output of the OPBs 1-4. It consists of one APIC (11) receiving input and performing interrupt control, and an EPLD (12) receiving 2 bits from the AND gates (A1-A4) and transmitting them to the ESC (13). Reference numeral 14 denotes a CPU, where a dotted line indicates a 4-bit interrupt and a solid line indicates a 2-bit interrupt.

이와 같이 구성된 본 발명은 OPB0(1)~OPB3(4)으로부터 4비트의 신호가 출력되면 앤드게이트(A1-A4)를 통하여 논리곱되어 각각 2비트로 변환된다.According to the present invention configured as described above, when a 4-bit signal is output from OPB0 (1) to OPB3 (4), it is logically multiplied through the AND gates A1-A4 and converted into 2 bits.

또한, 상기 OPB0(1)~OPB3(4)으로부터의 4비트의 신호는 APIC0(11)에도 동시에 입력되어 인터럽트 제어된 후 CPU(14)로 전송된다.In addition, the 4-bit signals from the OPB0 (1) to the OPB3 (4) are simultaneously input to the APIC0 (11) to be interrupt-controlled, and then transmitted to the CPU (14).

한편, 상기 앤드게이트(A1-A4)를 통하여 2비트로 변환된 신호는 8개의 인터럽트로 EPLD(12)로 입력되어 ESC(13)로 전송된다.On the other hand, the signal converted into two bits through the AND gates A1-A4 is input to the EPLD 12 with eight interrupts and transmitted to the ESC 13.

따라서, 본 발명에서는 하나의 APIC를 사용함과 아울러 하나의 EPLD(12)를 사용하여 OPB에서 발생되는 인터럽트 처리를 효과적으로 수행할 수 있게 되는 것이다.Accordingly, in the present invention, one APIC and one EPLD 12 can be used to effectively perform interrupt processing generated in the OPB.

이상에서 설명한 바와 같이 종래에는 다수의 APIC를 사용하여 인터럽트를 처리하였으나 본 발명에 의하면 하나의 APIC와 EPLD를 사용하여 인터럽트를 처리할 수 있어 구조가 간단해짐은 물론 원가를 절감할 수 있는 효과가 있다.As described above, in the past, a plurality of APICs are used to handle interrupts, but according to the present invention, a single APIC and an EPLD can be used to handle interrupts, thereby simplifying the structure and reducing costs. .

Claims

The AND gates A1-A4 for logically multiplying the 4-bit interrupts generated by the plurality of OPBs 1-4 into 2 bits and the outputs of the OPBs 1-4 are executed to perform interrupt control, which is performed by the CPU. EPD (EPLD), characterized in that consisting of an APIC (11) to send to 14, and an EPLD (12) for receiving the two bits from the AND gate (A1-A4) and transmits it to the ESC (13) Interrupt processing device using.