сброса соединена с первой группой выходов устройства и с группой выходов обнаружител внутриуровневого приоритета, входа которого соединены с выходами соответствующих эле ментов ИЛИ группы и с второй группой выходов устройства, выход обнаружител приоритета уровн соединен с выходом устройства, а группа выходов обнаружител приоритета уровн соединена с третьей группой выходов устройства, введены m регистров за1диты уровн (где m - максимальное число уровней прерывани ), m блоков элементов И и m элементов ИЛИ, при этом (-Й выход регистра прерываний соединен с i--м входом первой группы каждого блока элементов И, втора группа вхотдов которог И сое,цинена с группой выходов соответствующего регистра защиты уровн ис соответствующим входами кгокдого элеменТа ИЛИ группы, причем входы регистров ЗсЩдиты уровн соединен с третьей груттой входов устройства группы входов всех регистров згидиты уров1- соадинечы с етвертой гру пой входов устройства, i pynrsa выходов каждото блока э.пемсктов И соединеЕ1а с группой входов соответCTByTOiUix элег.-юитов ИЛИ, ВЕЛКОДЫ кото рых соедигснн с соответствующими вх дг ми обнаружител приоритета уровн На Фиг, 1 представлена блок-схем пред.пагслемого устр ойства; на фиг, 2 схема обнаружител приоритета уровн и с;1бнаг;у;к 1тели внутри приоритета Устройство состоит из регистра 1 прерываний, формировг1тел 2 с5--гыалов сброса прерываний, обнаружител 3 внутриуровневого приоритета, груп пы элементов ИЛИ 4, обнару ;ител 5 приоритета уровн , рг гистров б защи ты уровн , блоков элементоБ И 7 и элементов ИЛИ 8, Устройство содержи также 9 и вторую 10 группы входов, первую 11 и вторую 12 групп выходов, выход 13, Ipynns выходов 14, третью 15 и четвертую 1 группы входов. Об чаружители 3 и 5 содержат элементы ИЛИ-НЕ 17 и элементы И 18 , Устройство работает следующим об разом. Перед каждой сменой пpoгpa 1MЫf выполн емой внешней ЦВМ или внешней вычислительной системой, из блока пам ти этого устройства через входы 16 под действием управл ющих сигналов , поступающих на входы 15 устрой ства, в регистры б защиты уровн записываетс информаци , обеспечива щан распределение всех возможных ггрерываний по количеству их в каждо из уровней приоритета и присвоение уровнай приоритета всем прерываниHMf что позвол ет располагать любые возможные прерывани в любом уровне приоритета. Разр дность каждого регистра 6 защиты уровн соответствует разр дности рег-истра 1 прерываний. При возникновении режимов прерывани во внешней ЦВМ или вычислительной системе с входов 10 сигналы прерываний записываютс в соответствующие разр ды регистра 1. Затем информаци о прерывани х, записанна в регистр 1, поступает параллельно на первые входы всех m блоков элементов И 7, которые под действием сигналов, поступающих из регистров б защиты уровн , определ ют наличи прерываний и принадлежность прерывани тому или иному уровню при.оритета и вырабатывают соответствующие сигналы на выходах 13 и 14 устройства. Обнаружитель 5 приоритета уровн фop иpyeт на выходах 14 сигнал, соответствующий наиболее приоритетному уровню, содержащему необработанные прерывани , счита , что приоритеты уровней убывают слева направо. На выходах 12 устройства форгшруютс сигналы всех прерыва - Ий только дл обраба.тываемого в момент уровн приоритета . Эти сигналы поступают кг. обнаружитель 3 внутриуровневого приоритета . На выходе обнару;кител 3, соответствующем наиболее приоритеткому запросу обрабатываемого уровн , фор мруетс импулт с, поступающий на выходы 11 устройства. В ответ по входам 10 подаетс , который через форьк.рователь 2, представл ющий собой элементов И, сбрасывает в регистре 1 прерываний разр д, соответствующий обрабатываемому в данный-момент запросу. Затем обрабатываютс следующие по пор дку прерывани данного уровн или следующего по пор дку уровн таким же образом. После обработки всех прерываний на БЫ1Ходе1Х 13 и 14 форм:ируютс нулевые сигналы,, Обнаружители -три ори те та уровн и внутриуровневого приоритета работают следующи образом. Каждому запросному входу соответствуют элементы ИЛИ-НЕ 17 и И 18. Приоритеты запросов задаютс в пор дке убывани слева направо. При наличии сигналов на запросных входах открываетс элемент И 18, соответствующий наиболее приоритетному в данный момент запросу, и подает сигнал на соответствующий разрешающий вход. Одновременно этот сигнал поступает на входы элементов ИЛИ-НЕ , l7, которые св заны с менее приоритетными запросами, запреща прохождение последних на выход.. Технический эффект от использовани изобретени заключаетс в расишрении области применени за счет обеспечени возможности присвоени reset is connected to the first group of device outputs and to the group of outputs of the intra-level priority detector, whose inputs are connected to the outputs of the corresponding OR elements of the group and to the second group of device outputs, the output of the level priority detector is connected to the device output, and the group of outputs of the level priority detector is connected to the third a group of device outputs, entered m registers for the level 1dit (where m is the maximum number of interrupt levels), m blocks of AND elements and m elements OR, while (-th output registers Interrupt is connected to the i - th input of the first group of each block of elements AND, the second group of which is connected, the group of outputs of the corresponding level protection register is used with the corresponding inputs of the OR element, and the inputs of the level SCs are connected to the third slot of the device the input groups of all registers are level 1-co-linkable with the fourth group of device inputs, i pynrsa outputs of each unit of e.plems and connected with a group of inputs according to the CTByTOiUix elega.-uits OR, whose wrecks are connected Compliant Rin x E a detector level priority FIG 1 is a block diagram pred.pagslemogo Device oystva; Fig. 2 shows the priority level detector circuit and s; 1bnag; y; 1 teli inside the priority. The device consists of the interrupt register 1, the former 2 c5 - interrupt reset chips, the intradefcience detector 3, the group of elements OR 4, detected; priority level, prog level protection bar, element blocks B 7 and elements OR 8, The device also contains 9 and second 10 groups of inputs, the first 11 and second 12 groups of outputs, output 13, Ipynns outputs 14, the third 15 and fourth groups 1 inputs. About chargers 3 and 5 contain elements OR-NOT 17 and elements AND 18, The device works as follows. Before each change of the 1MЫf program performed by an external digital computer or an external computing system, the information from the memory block of this device through the inputs 16 under the action of control signals to the inputs 15 of the device records information in the level protection registers b, ensuring the distribution of all possible glitches by their number in each of the priority levels and the assignment of priority levels to all interrupts HMf, which allows any possible interruptions to be placed at any priority level. The bit of each protection level register 6 corresponds to the bit width of the register 1 interrupt. When interrupt modes occur in an external digital computer or a computer system from inputs 10, interrupt signals are written to the corresponding bits of register 1. Then the interrupt information recorded in register 1 is sent in parallel to the first inputs of all m blocks of AND 7 elements, which, under the influence of signals from the protection level registers b, the presence of interruptions and the belonging of the interrupt to a particular priority level is determined, and corresponding signals are generated at the outputs 13 and 14 of the device. The priority level detector 5 at the outputs 14 of the signal corresponding to the highest priority level containing unprocessed interrupts, considering that the priority levels decrease from left to right. At outputs 12, the devices forgive all interrupt signals — Iy — only for the priority level being processed at the time. These signals come in kg. detector 3 intra-level priority. The output will detect; the kit 3, which corresponds to the most priority request of the level being processed, forms an impulse c arriving at the outputs 11 of the device. In response, inputs 10 are supplied, which, via fork.rovate 2, which is AND elements, resets the bit in the interrupt register 1 corresponding to the request that is being processed at the given moment. The next order interrupts of a given level or the next order level are then processed in the same way. After processing all the interruptions on the BY1Xode1X13 and 14 forms: zero signals are detected, the Detectors, three times, of the level and intra-level priority, work as follows. Each request entry corresponds to an OR-NOT 17 and AND 18 element. The priority of the request is given in descending order from left to right. In the presence of signals at the request inputs, AND 18 opens, corresponding to the request of the highest priority at the moment, and sends a signal to the corresponding enabling input. At the same time, this signal is fed to the inputs of the elements OR-NOT, l7, which are associated with lower priority requests, prohibiting the passage of the latter to the output. The technical effect of using the invention is to reduce the scope of application by providing the possibility of assignment
любого из m уровней приоритета любому Из К прерываний, произвольно расположенных в регистре прерываний, что позвол ет создать универсальное устройство и использовать его при прстроении многопрограммных ЦВМ и вычислительных систем.any of the m priority levels to any of the K interrupts arbitrarily located in the interrupt register, which allows you to create a universal device and use it when building multi-program digital computers and computing systems.