KR19990001912A - Stackable semiconductor package and manufacturing method - Google Patents
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Abstract
본 발명에 의한 적층이 가능한 반도체 패키지는 반도체 칩을 부착한 패들과 연결되는 다수개의 인너리드와, 상기 칩의 칩패드와 다수개의 인너리드를 각각 연결하는 금속와이어와, 상기 칩, 인너리드, 금속와이어를 감싸도록 형성한 에폭시 몰딩부와, 상기 인너리드에 연결됨과 아울러 에폭시 몰딩부의 밖으로 돌출되어 몰딩부의 상면으로 절곡형성된 상측 아웃리드와, 하면으로 절곡형성된 하측 아웃리드로 구성되어, 효율적으로 공간을 활용하며, 고집적화를 이룰 수 있도록 적층이 가능하며, 단품으로 실장시에는 아웃리드가 몰딩부의 상면과 하면에 나와 있으므로, 열방출이 용이하도록 하였다.The stackable semiconductor package according to the present invention includes a plurality of inner leads connected to paddles to which semiconductor chips are attached, metal wires connecting chip pads and a plurality of inner leads of the chips, and the chips, inner leads, and metals. It consists of an epoxy molding formed to surround the wire, an upper out lead connected to the inner lead and protruding out of the epoxy molding to bend to the upper surface of the molding, and a lower outlead bent to the lower surface to efficiently space the space. Lamination is possible to achieve high integration, and when mounted separately, the outleads are shown on the upper and lower surfaces of the molding part, so that heat dissipation is easy.
Description
본 발명은 적층이 가능한 반도체 패키지 및 그의 제조방법에 관한 것으로, 특히 효율적으로 공간을 활용하며, 고집적화를 이룰 수 있도록 적층이 가능하며, 단품으로 실장시에는 아웃리드가 몰딩부의 상면과 하면에 나와 있으므로, 열방출이 용이하도록 한 적층이 가능한 반도체 패키지 및 그의 제조방법에 관한 것이다.The present invention relates to a stackable semiconductor package and a method for manufacturing the same. In particular, the stack can be stacked to efficiently utilize space and achieve high integration, and when mounted as a single piece, the outleads are shown on the upper and lower surfaces of the molding part. The present invention relates to a semiconductor package that can be laminated to facilitate heat dissipation and a method of manufacturing the same.
종래의 기술에 의한 반도체 패키지는 도 5에 도시한 바와 같이, 반도체 칩(1)을 부착하는 패들(2)과, 상기 패들과 연결되는 다수개의 인너리드(3)와, 상기 칩의 칩패드(1a)와 다수개의 인너리드를 각각 연결하는 금속와이어(4)와, 상기 칩(1), 인너리드(3), 금속와이어(4)를 감싸도록 형성한 에폭시 몰딩부(5)와, 상기 인너리드에 연결됨과 아울러 에폭시 몰딩부의 밖으로 돌출되어 절곡형성된 아웃리드(3)로 구성된다.As shown in FIG. 5, the semiconductor package according to the related art includes a paddle 2 attaching the semiconductor chip 1, a plurality of inner leads 3 connected to the paddle, and a chip pad of the chip. 1a) and a metal wire 4 connecting the plurality of inner leads, the epoxy molding part 5 formed to surround the chip 1, the inner lead 3 and the metal wire 4, and the inner It is composed of an out lead 3 which is connected to the lead and protrudes out of the epoxy molding part.
이와 같이 구성된 반도체 패키지의 제조공정을 설명하면 다음과 같다.The manufacturing process of the semiconductor package configured as described above is as follows.
먼저, 리드 프레임(10)의 패들(2)상면에 접착제를 사용하여 반도체 칩(1)을 부착하는 다이본딩공정을 수행한다. 그런 다음, 상기 칩(1)상의 칩패드(1a)와 다수개의 인너리드(3)를 금속와이어(4)로 각각 연결하는 와이어본딩공정을 수행한다. 그런 다음, 상기 칩, 인너리드, 금속와이어를 감싸도록 에폭시로 몰딩부(5)를 형성하는 몰딩공정을 수행한다. 그런 다음, 상기 댐바(11) 및 댐바 내측으로 흘러나온 정크(14)를 제거하여 개개의 리드로 분리형성하는 트리밍공정을 수행한다. 상기 인너리드와 연결되는 아웃리드(6)를 몰딩부(5)의 아래로 절곡하여 형성하는 포밍공정을 수행한다. 이때 걸(gull)타입이나, 제이(J)타입으로 포밍하여 패키지(20)를 완성한다.First, a die bonding process of attaching the semiconductor chip 1 to the upper surface of the paddle 2 of the lead frame 10 using an adhesive is performed. Then, a wire bonding process of connecting the chip pad 1a on the chip 1 and the plurality of inner leads 3 with the metal wires 4 is performed. Then, a molding process of forming the molding part 5 with epoxy to surround the chip, the inner lead, and the metal wire is performed. Then, the trimming process of separating the dam bar 11 and the junk 14 flowing into the dam bar into separate leads is performed. A forming process of bending the outlead 6 connected to the inner lead below the molding part 5 is performed. At this time, the package 20 is completed by forming a gull type or a J type.
도 4를 참조로 리드프레임구조를 간단히 설명한다. 양측으로 사이드레일(12)이 있으며, 이 사이드 레일과 연결되어 아웃리드(6)가 형성되며, 상기 아웃리드와 인너리드(3)가 연결되고, 인너리드와 아웃리드 사이에 이를 지지하며 에폭시의 흘러나옴을 막아주는 댐버(11)가 형성되고, 상기 인너리드의 내측으로 반도체 칩을 부착하는 패들(2)이 형성되며, 상기 패들을 지지하는 타이바(13)가 형성된다.A lead frame structure will be briefly described with reference to FIG. There are side rails 12 on both sides, which are connected to the side rails to form an outlead 6, the outlead and the innerlead 3 are connected, and support them between the inner and outleads and the epoxy A damper 11 is formed to prevent flow, a paddle 2 attaching a semiconductor chip to the inner lead is formed, and a tie bar 13 supporting the paddle is formed.
종래의 기술에 의한 반도체 패키지(20)는 리드가 하면에만 존재하므로, 적층이 불가능하고, 상면이 에폭시 몰딩부(5)로 구성되어 있어, 열방출이 용이하지 않는 문제점이 있는 바, 본 발명은 이를 해결하기 위해 안출한 것으로, 효율적으로 공간을 활용하며, 고집적화를 이룰 수 있도록 적층이 가능하며, 단품으로 실장시에는 아웃리드가 몰딩부의 상면과 하면에 나와 있으므로, 열방출이 용이하도록 한 적층이 가능한 반도체 패키지 및 그의 제조방법을 제공함에 있다.Since the semiconductor package 20 according to the prior art exists only on the lower surface of the lid, stacking is impossible and the upper surface is composed of the epoxy molding part 5, and thus heat dissipation is not easy. It is designed to solve this problem, and it can be laminated to efficiently utilize space and achieve high integration.In the case of mounting separately, the outlead is shown on the upper and lower surfaces of the molding part, so that the lamination is easy It is possible to provide a semiconductor package and a method of manufacturing the same.
도 1은 종래의 기술에 의한 반도체 패키지를 나타내는 평면도.1 is a plan view showing a semiconductor package according to the prior art.
도 2는 종래의 기술에 의한 반도체 패키지를 나타내는 측면도.2 is a side view showing a semiconductor package according to the prior art.
도 3은 종래의 기술에 의한 반도체 패키지를 나타내는 저면도.3 is a bottom view showing a semiconductor package according to the prior art.
도 4는 종래의 기술에 의한 리드프레임을 나타내는 평면도.Figure 4 is a plan view showing a lead frame according to the prior art.
도 5는 종래의 기술에 의한 반도체 패키지를 나타내는 종단면도.Fig. 5 is a longitudinal sectional view showing a semiconductor package according to the prior art.
도 6은 본 발명에 의한 리드프레임을 나타내는 평면도.Figure 6 is a plan view showing a lead frame according to the present invention.
도 7은 본 발명에 의한 패키지 제조공정중 몰딩 공정후의 상태를 나타내는 평면도.Figure 7 is a plan view showing a state after the molding step in the package manufacturing step according to the present invention.
도 8은 본 발명에 의한 패키지의 제조공정중 트리밍 공정후의 상태를 나타내는 평면도.8 is a plan view showing a state after the trimming process in the manufacturing process of the package according to the present invention.
도 9는 본 발명에 의한 패키지의 제조공정중 포밍 공정후의 상태를 나타내는 측면도.Figure 9 is a side view showing a state after the forming step in the manufacturing process of the package according to the present invention.
도 10은 본 발명에 의한 반도체 패키지를 나타내는 종단면도.10 is a longitudinal cross-sectional view showing a semiconductor package according to the present invention.
도 11은 본 발명에 의한 반도체 패키지를 적층한 상태를 나타내는 종단면도.Fig. 11 is a longitudinal sectional view showing a state where the semiconductor packages according to the present invention are stacked.
(도면의 주요부분에 대한 부호의 설명)(Explanation of symbols for the main parts of the drawing)
1 ; 반도체 칩2 ; 패들One ; Semiconductor chip 2; Paddle
3 ; 인너리드4 ; 금속 와이어3; Inner lead 4; Metal wire
5 ; 몰딩부31 ; 상측 아웃리드5; Molding part 31; Upper outlead
32 ; 하측 아웃리드32; Lower Outlead
이러한, 본 발명의 목적은 반도체 칩을 부착하는 패들과, 상기 패들과 연결되는 다수개의 인너리드와, 상기 칩의 칩패드와 다수개의 인너리드를 각각 연결하는 금속와이어와, 상기 칩, 인너리드, 금속와이어를 감싸도록 형성한 에폭시 몰딩부와, 상기 인너리드에 연결됨과 아울러 에폭시 몰딩부의 밖으로 돌출되어 몰딩부의 상면으로 절곡형성된 상측 아웃리드와, 상기 인너리드에 연결됨과 아울러 에폭시 몰딩부의 밖으로 돌출되어 몰딩부의 하면으로 절곡형성된 하측 아웃리드로 구성된 적층이 가능한 반도체 패키지에 의해 달성된다.The object of the present invention is a paddle attaching a semiconductor chip, a plurality of inner leads connected to the paddle, a metal wire connecting the chip pad and the plurality of inner leads of the chip, and the chip, inner lead, An epoxy molding part formed to surround the metal wire, an upper out lead connected to the inner lead and protruding out of the epoxy molding part to bend to the upper surface of the molding part, and connected to the inner lead and protruding out of the epoxy molding part It is achieved by a stackable semiconductor package consisting of a lower outlead bent into a negative bottom surface.
또한, 댐바 외측 아웃리드를 두 가닥으로 나누어 제작하는 리드프레임 제작공정을 수행하는 단계와; 상기 아웃리드 및 인너리드와 연결된 패들상면에 반도체 칩을 부착하는 다이본딩공정을 수행하는 단계와; 상기 칩의 칩패드와 다수개의 인너리드를 금속와이어로 각각 연결하는 와이어본딩공정을 수행하는 단계와; 상기 칩, 인너리드, 금속와이어를 감싸도록 에폭시로 몰딩부를 형성하는 몰딩공정을 수행하는 단계와; 상기 댐바 및 댐바 내측 정크를 제거하여 개개의 리드로 분리형성하는 트리밍공정을 수행하는 단계와; 상기 인너리드와 연결된 두가닥의 아웃리드중 일측 아웃리드를 몰딩부의 상면으로 절곡형성하는 상향 포밍공정을 수행하는 단계와; 상기 인너리드와 연결된 두가닥의 아웃리드중 타측 아웃리드를 몰딩부의 하면으로 절곡형성하는 하향 포밍공정을 수행하는 단계의 순서로 제조되는 적층이 가능한 반도체 패키지의 제조방법에 의해 달성된다.In addition, the step of performing a lead frame manufacturing process for dividing the outer side of the dam bar into the lead; Performing a die bonding process of attaching a semiconductor chip to a paddle top surface connected to the outlead and the inner lead; Performing a wire bonding process of connecting the chip pads of the chip and the plurality of inner leads with metal wires, respectively; Performing a molding process of forming a molding part with epoxy to surround the chip, the inner lead, and the metal wire; Performing a trimming process of removing the dambar and the dam bar inner junk and separating and forming the individual leads into individual leads; Performing an upward forming process of bending one of the outleads of the two strands connected to the inner lead to the upper surface of the molding part; According to the method of manufacturing a stackable semiconductor package, the fabrication process is performed in a step of performing a downward forming process of bending the other outlead of the two strands connected to the inner lead to the lower surface of the molding part.
이하, 본 발명에 의한 적층이 가능한 반도체 패키지 및 그의 제조방법을 첨부도면에 도시한 실시예에 따라서 설명한다.EMBODIMENT OF THE INVENTION Hereinafter, the semiconductor package which can be laminated | stacked by this invention, and its manufacturing method are demonstrated according to the Example shown in an accompanying drawing.
도 10은 본 발명에 의한 반도체 패키지를 나타내는 종단면도를 보인 것으로, 이에 도시한 바와 같이, 본 발명에 의한 적층이 가능한 반도체 패키지는 반도체 칩(1)을 부착하는 패들(2)과, 상기 패들과 연결되는 다수개의 인너리드(3)와, 상기 칩(1)의 칩패드(1a)와 다수개의 인너리드를 각각 연결하는 금속와이어(4)와, 상기 칩, 인너리드, 금속와이어를 감싸도록 형성한 에폭시 몰딩부(5)와, 상기 인너리드에 연결됨과 아울러 에폭시 몰딩부의 밖으로 돌출되어 몰딩부의 상면으로 절곡형성된 상측 아웃리드(31)와, 상기 인너리드에 연결됨과 아울러 에폭시 몰딩부의 밖으로 돌출되어 몰딩부의 하면으로 절곡형성된 하측 아웃리드(32)로 구성된다.10 is a longitudinal cross-sectional view showing a semiconductor package according to the present invention. As shown in the drawing, a stackable semiconductor package according to the present invention includes a paddle 2 to which a semiconductor chip 1 is attached, and the paddle; A plurality of inner leads 3 connected to each other, a metal wire 4 connecting the plurality of inner leads with the chip pad 1a of the chip 1, and a wrap around the chip, inner leads, and metal wires. One epoxy molding portion 5, an upper out lead 31 which is connected to the inner lead and protrudes out of the epoxy molding portion and is bent to the upper surface of the molding portion, and which is connected to the inner lead and protrudes out of the epoxy molding portion. It consists of a lower outlead 32 bent into a negative lower surface.
이와 같이 구성되는 본 발명에 의한 적층이 가능한 반도체 패키지의 제조방법은 다음과 같다.The manufacturing method of the semiconductor package which can be laminated | stacked by this invention comprised in this way is as follows.
도 6은 본 발명에 의한 리드프레임을 나타내는 평면도이고, 도 7은 본 발명에 의한 패키지 제조공정중 몰딩 공정후의 상태를 나타내는 평면도이며, 도 8은 본 발명에 의한 패키지의 제조공정중 트리밍 공정후의 상태를 나타내는 평면도이고, 도 9는 본 발명에 의한 패키지의 제조공정중 포밍 공정후의 상태를 나타내는 측면도를 각각 보인 것이다.Figure 6 is a plan view showing a lead frame according to the present invention, Figure 7 is a plan view showing a state after the molding process in the package manufacturing process according to the present invention, Figure 8 is a state after the trimming process in the manufacturing process of the package according to the present invention. 9 is a side view showing the state after the forming step in the manufacturing process of the package according to the present invention, respectively.
이에 도시한 바와 같이, 먼저, 도 6과 같이, 댐바 외측 아웃리드를 두 가닥으로 나누어 제작하는 리드프레임(40) 제작공정을 수행한다. 그런 다음, 상기 아웃리드 및 인너리드와 연결된 패들(2)상면에 반도체 칩(1)을 부착하는 다이본딩공정을 수행한다. 그런 다음, 상기 칩(1)의 칩패드(1a)와 다수개의 인너리드를 금속와이어(4)로 각각 연결하는 와이어본딩공정을 수행한다. 그런 다음, 상기 칩, 인너리드, 금속와이어를 감싸도록 도 7과 같이, 에폭시로 몰딩부(5)를 형성하는 몰딩공정을 수행한다. 그런 다음, 상기 댐바(11) 및 댐바 내측 정크(14)를 제거하여 도 8과 같이, 개개의 리드로 분리형성하는 트리밍공정을 수행한다. 그런 다음, 상기 인너리드(3)와 연결된 두가닥의 아웃리드(31)(32)중 일측 아웃리드(31)를 몰딩부의 상면으로 절곡형성하는 상향 포밍공정을 수행하고, 타측 아웃리드(32)를 몰딩부의 하면으로 절곡형성하는 하향 포밍공정을 수행하여 적층가능한 반도체 패키지를 완성한다.As shown in FIG. 6, first, as illustrated in FIG. 6, the process of manufacturing the lead frame 40 is performed by dividing the outer side of the dam bar into two strands. Then, a die bonding process of attaching the semiconductor chip 1 to the upper surface of the paddle 2 connected to the outlead and the inner lead is performed. Thereafter, a wire bonding process of connecting the chip pad 1a of the chip 1 and the plurality of inner leads with the metal wire 4 is performed. Then, a molding process of forming the molding part 5 with epoxy is performed to surround the chip, the inner lead, and the metal wire, as shown in FIG. 7. Then, the dam bar 11 and the dam bar inner junk 14 are removed to perform a trimming process of separately forming the individual leads as shown in FIG. 8. Then, an upward forming process of bending one outlead 31 of the two outleads 31 and 32 connected to the inner lead 3 to the upper surface of the molding part is performed, and the other outlead 32 is formed. The stackable semiconductor package is completed by performing a downward forming process of bending to the lower surface of the molding part.
상기 몰딩부의 상면에 위치하는 상측아웃리드(31)와 몰딩부의 하면에 위치하는 하측아웃리드(32)의 단부는 도 10과 같이, 각각 내측으로 향하도록 절곡하여 형성한다.End portions of the upper outlead 31 located on the upper surface of the molding part and the lower outlead 32 located on the lower surface of the molding part are bent to face inward, as shown in FIG. 10.
이렇게 해서 제작된 패키지(30)의 적층은 도 11과 같이, 패이스 업, 패이스 다운 순서로 적층을 한다. 또한 단품으로 실장시에는 패키지의 상면과 하면에 상측아웃리드(31)와 하측아웃리드(32)가 나와 있으므로 열방출에도 탁월한 효과를 발휘하게 된다.The laminated package 30 thus produced is laminated in the order of face up and face down as shown in FIG. In addition, when mounted separately, the upper out lead 31 and the lower out lead 32 are provided on the upper and lower surfaces of the package, thereby exerting an excellent effect on heat dissipation.
이상에서 설명한 바와 같이, 본 발명에 의한 적층이 가능한 반도체 패키지는 반도체 칩을 부착한 패들과 연결되는 다수개의 인너리드와, 상기 칩의 칩패드와 다수개의 인너리드를 각각 연결하는 금속와이어와, 상기 칩, 인너리드, 금속와이어를 감싸도록 형성한 에폭시 몰딩부와, 상기 인너리드에 연결됨과 아울러 에폭시 몰딩부의 밖으로 돌출되어 몰딩부의 상면으로 절곡형성된 상측 아웃리드와, 하면으로 절곡형성된 하측 아웃리드로 구성되어, 효율적으로 공간을 활용하며, 고집적화를 이룰 수 있도록 적층이 가능하며, 단품으로 실장시에는 아웃리드가 몰딩부의 상면과 하면에 나와 있으므로, 열방출이 용이하도록 한 효과가 있다.As described above, the stackable semiconductor package according to the present invention includes a plurality of inner leads connected to paddles attached with semiconductor chips, metal wires connecting chip pads and a plurality of inner leads of the chips, respectively; Epoxy molding part formed to surround the chip, inner lead, metal wire, the upper out lead connected to the inner lead and protruding out of the epoxy molding part bent to the upper surface of the molding portion, and the lower out lead bent to the lower surface In this case, the space can be efficiently used and laminated to achieve high integration, and when mounted as a single product, the outlead is shown on the upper and lower surfaces of the molding part, so that heat dissipation can be easily performed.
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| KR1019970025385A KR19990001912A (en) | 1997-06-18 | 1997-06-18 | Stackable semiconductor package and manufacturing method |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101359346B1 (en) * | 2012-04-12 | 2014-02-11 | 한국과학기술원 | Semiconductor package and method of manufacturing the same |
-
1997
- 1997-06-18 KR KR1019970025385A patent/KR19990001912A/en not_active Application Discontinuation
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| KR101359346B1 (en) * | 2012-04-12 | 2014-02-11 | 한국과학기술원 | Semiconductor package and method of manufacturing the same |
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